公开(公告)号：KR100546332B1

公开(公告)日：2006-01-26

申请号：KR1020030038381

申请日：2003-06-13

Applicant: 삼성전자주식회사

Inventor： 양봉길 ,  신헌종 ,  박강욱

IPC: H01L29/73

CPC classification number: H01L29/732 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1004

Abstract: 본 발명의 바이폴라 접합 트랜지스터는, 컬렉터 영역을 포함하는 반도체 기판을 포함한다. 이 반도체 기판 위에는 에미터 영역 및 상기 에미터 영역을 둘러싸는 베이스 영역을 포함하는 불순물 영역이 배치된다. 불순물 영역 위에는 에미터 영역과 컨택되는 제1 도전막 패턴이 배치되고, 또한 베이스 영역과 컨택되는 제2 도전막 패턴도 배치된다. 제2 도전막 패턴의 상부면은 제1 도전막 패턴의 상부면과 실질적으로 동일한 수평면상에 배치되거나 상대적으로 더 높은 위치에 배치된다.

公开(公告)号：KR100192981B1

公开(公告)日：1999-06-15

申请号：KR1019950068642

申请日：1995-12-30

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L21/331

Abstract: 에미터 영역의 횡방향 사이즈 변화에 관계없이 에미터 저항과 에미터 영역의 접합(junction) 깊이를 정확하게 제어할 수 있도록 한 바이폴라 트랜지스터 및 그 제조방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 제1도전형의 반도체 기판에는 제2도전형의 매몰 콜렉터 영역이 형성되고, 상기 매몰 콜렉터 영역 상에는 제2도전형의 외부 콜렉터 영역이 형성되며, 상기 외부 콜렉터 영역 내에는 제1도전형으리 베이스 영역이 형성되고, 상기 베이스 영역 내에는 제2도전형의 에미터 영역이 형성되며, 상기 외부 콜렉터 영역 내에는 상기 베이스 영역을 분리하는 필드 절연막이 형성되고, 상기 베이스 영역과 상기 필드 산화막 상에는 상기 에미터 영역의 표면이 노출되도록 베이스 전극이 형성되며, 상기 베이스 전극 상에는 절연막이 형성되고, 상기 베이스 전극과 상기 절연막의 양 측벽에는 스페이서가 형성되며, 상기 스페이서 사이의 공간에는 상기 에미터 영역과 접하도록 평탄화된 제1에미터 전극이 형성되고, 상기 절연막 상 에는 상기 제1에미터 전극의 표면이 노출되도록 콘택 절연막이 형성되며, 상기 제1에미터 전극의 표면 노출부와 상기 콘택 절연막 상의 소정 부분에는 제2에미터 전극이 형성되어 있는 구조의 바이폴라 트랜지스터가 제공된다.

公开(公告)号：KR1019970054379A

公开(公告)日：1997-07-31

申请号：KR1019950047588

申请日：1995-12-07

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L29/739

Abstract: 본 발명은 등방성 플라즈마 애싱(Isotropic plasma ashing)을 이용한 엘디디(LDD) 모스(MOS) 소자의 제조방법에 관한 것으로서, 한 번의 사진 공정으로 소오스, 드레인 영역 및 LDD영역을 형성함으로써 스페이서를 침적하고 식각함에 따른 공정 단가 상승을 해결하고, 소오스 및 드레인 영역이 도전층의 식각 단계에서 산화막에 의해 보호되도록 함으로써 이 부분의 표면 손상을 방지할 수 있으며, 따라서 전체적인 공정이 선행 기술에 비해 간단한 LDD MOS소자의 제조방법을 제공하고자 한 것이다.

公开(公告)号：KR1019970054356A

公开(公告)日：1997-07-31

申请号：KR1019950068644

申请日：1995-12-30

Applicant: 삼성전자주식회사

Inventor： 박강욱 ,  임순권

IPC: H01L29/70

Abstract: 베이스 전극의 양측벽에 이중의 절연막 스페이서를 갖는 바이폴라 트랜지스터 및 그 제조방법에 관하여 개시한다. 본 발명은 제1도전형의 실리콘 기판에 형성된 제2도전형의 매몰 콜렉터 영역과, 상기 매몰콜렉터 영역상에 형성된 제2도전형의 외부 콜렉터 영역과, 상기 외부 콜렉터 영역에 형성된 제1도전형의 베이스 영역과, 상기 베이스 영역에 형성된 제2도전형의 에미터 영역과, 상기 베이스 영역을 분리하는 필드 절연막과, 상기 에미터 영역 상에 형성된 제1에미터 전극과, 상기 베이스 영역 상에 형성된 베이스 전극과, 상기 베이스 전극상에 형성되어 상기 제1에미터 전극과 베이스 전극을 절연하는 절연막과, 상기 베이스 전극 및 절연막의 양측벽에 형성된 제1절연막 스페이서와, 상기 제1절연막 스페이서와 인접하여 형성된 제2절연막 스페이서와, 상기 제1에미터 전극을 오픈하는 콘택 절연막과, 상기 콘택 절연막에 의하여 오픈된 제1에미터 전극과 연결되는 2에미터 전극을 구비하는 것을 특징으로 하는 바이폴라 트랜지스터를 제공한다. 본 발명에 의하면, 베이스 전극 및 절연막의 측벽에 이중의 절연막 스페이서를 형성하여 후에 형성되는 에미터 전극용 금속층의 단차도포성을 개선할 수 있다.

公开(公告)号：KR101783952B1

公开(公告)日：2017-10-10

申请号：KR1020110003222

申请日：2011-01-12

Applicant: 삼성전자주식회사

Inventor： 박강욱 ,  김동현

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7835 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/4983 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66659

Abstract: 기판내에소스영역및 드레인영역이제공되고, 기판상에게이트절연막이제공된다. 게이트절연막상에게이트전극이제공된다. 게이트전극은상기소스영역에인접한제 1 게이트부, 및상기드레인영역에인접한제 2 게이트부를포함하고, 상기제 1 및제 2 게이트부들은일함수가서로다르다.

公开(公告)号：KR1020120081858A

公开(公告)日：2012-07-20

申请号：KR1020110003222

申请日：2011-01-12

Applicant: 삼성전자주식회사

Inventor： 박강욱 ,  김동현

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7835 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/4983 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66659 ,  H01L29/66477

Abstract: PURPOSE: A semiconductor device is provided to alleviate a hot carrier effect of the semiconductor device by preventing a hot carrier to be trapped in a gate insulating layer. CONSTITUTION: A source region and a drain region are included within a substrate. A gate insulating layer(141) is provided to the substrate. A gate electrode(150) is formed on the gate insulating layer. The gate electrode comprises a first gate unit(151) adjacent to the source region and a second gate unit(152) adjacent to the drain region. A work function of the first gate unit is different with a work function of the second gate unit. The first gate unit and the second gate unit comprise a meal material. A first well region is adjacent to the source region. A drift region is located between the first well region and the drain region.

Abstract translation: 目的：提供半导体器件，以通过防止热载流子被捕获在栅极绝缘层中来减轻半导体器件的热载流子效应。 构成：源极区和漏极区包括在衬底内。 栅极绝缘层（141）设置在基板上。 栅电极（150）形成在栅极绝缘层上。 栅极电极包括与源极区域相邻的第一栅极单元（151）和邻近漏极区域的第二栅极单元（152）。 第一门单元的功函数与第二门单元的功函数不同。 第一门单元和第二门单元包括膳食材料。 第一阱区域与源极区域相邻。 漂移区位于第一阱区和漏区之间。

公开(公告)号：KR1020040025483A

公开(公告)日：2004-03-24

申请号：KR1020020057461

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 박강욱 ,  양봉길

IPC: H01L29/737

CPC classification number: H01L29/66242 ,  H01L29/1004 ,  H01L29/7378

Abstract: PURPOSE: A bipolar transistor and a method for manufacturing the same are provided to be capable of minimizing base parasitic resistance by using an improved base semiconductor layer structure. CONSTITUTION: A collector region(16) of the second conductive type is defined on an isolation region(20) of a substrate(10). The first base semiconductor layer(40) of the first conductive type made of SiGe is elongated from the collector region to the isolation layer. An emitter region(44a) of the second conductive type is formed on the first base semiconductor layer to define an emitter insulating layer(42a). The second base semiconductor layer(60) made of silicon is formed on the first base semiconductor layer except for the emitter region and the emitter insulating layer. A base ohmic layer(70) is formed on the second base semiconductor layer. An emitter electrode(84) is formed on the emitter region. A base electrode(82) is formed on the second base semiconductor layer.

Abstract translation: 目的：提供双极晶体管及其制造方法，以便通过使用改进的基极半导体层结构来最小化基极寄生电阻。 构成：第二导电类型的集电极区域（16）限定在衬底（10）的隔离区域（20）上。 由SiGe制成的第一导电类型的第一基底半导体层（40）从集电极区域延伸到隔离层。 第二导电类型的发射极区（44a）形成在第一基极半导体层上以限定发射极绝缘层（42a）。 除了发射极区域和发射极绝缘层之外，在第一基极半导体层上形成由硅制成的第二基底半导体层（60）。 在第二基极半导体层上形成有基极欧姆层（70）。 发射极（84）形成在发射极区域上。 基极（82）形成在第二基极半导体层上。

公开(公告)号：KR100222042B1

公开(公告)日：1999-10-01

申请号：KR1019960053330

申请日：1996-11-11

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L29/72

Abstract: 베이스 전극의 구조 변경을 통하여 베이스의 크기를 줄일 수 있도록 한 바이폴라 트랜지스터 및 그 제조방법에 대해 개시된다. 본 발명에 의한 바이폴라 트랜지스터는, 반도체 기판에 도너츠 모양으로 형성된 익스트린식(extrinsic) 베이스와, 이 익스트린식 베이스 상에 형성된 수직의 원통 구조의 제1베이스 전극 및 이 제1베이스 전극와 연결되고 상기 베이스와는 분리되어 있는 제2베이스 전극을 구비하는 것을 특징으로 한다. 그 결과, 베이스 전극과 반도체 기판이 실제 접하는 면적을 감소시킬 수 있게 되어 베이스의 크기를 줄일 수 있게 되므로 베이스와 콜렉터 간의 커패시턴스와 베이스 저항을 저하시킬 수 있게 되고, 소자의 안정적인 전기적 특성 또한 확보할 수 있게 된다.

公开(公告)号：KR100192971B1

公开(公告)日：1999-06-15

申请号：KR1019950068643

申请日：1995-12-30

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L29/772

Abstract: 본 발명은 수직방향 동작을 하는 파워 접합 전계 효과 트랜지스터를 개시한다. 본 발명에 의하면, 반도체 기판; 상기 반도체 기판의 정해진 영역에 형성된 제1 도전형의 매몰층; 상기 매몰층 상의 에피택셜층에 형성된 제 1 도전형의 웰; 상기 윌에 형성된 복수개의 트랜치들; 상기 트렌치들의 측벽 상에 형성된 절연막; 상기 트렌치들중 드레인 부분의 트렌치들과 게이트 부분의 트렌치에 각각 매몰된 제1, 2 도전형 폴리실리콘층; 상기 제 1 도전형 폴리실리콘층과 상기 매몰층과의 전기적 연결을 위해 이들 사이의 웰에 형성된 깊은 제1 도전형 확산영역; 상기 게이트 부분의 트렌치들 사이의 웰에 형성된 소오스용 제 1 도전형 확산영역; 게이트의 길이와 농도 조절을 위해 상기 게이트 부분의 트렌치들의 하부의 웰에 형성된 제 2 도전형 확산 영역; 그리고 상기 소오스용 제 1 도전형 확산영역과, 상기 제 2 도전형 다결정실리콘층 및 상기 제 1 도전형 다결정실리콘층에 층간절연막의 콘택홀을 각각 거쳐 전기적으로 연결된 소오스, 게이트, 드레인전극으로 구성된다.
따라서, 본 발명에 의한 접합전계효과 트랜지스터는 수직동작을 하므로 표면에 한정되는 부분은 소오스 전극과 게이트 전극만 있게 되므로 집적도를 향상시킬 수 있다.

公开(公告)号：KR1019980076695A

公开(公告)日：1998-11-16

申请号：KR1019970013513

申请日：1997-04-12

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L21/328

Abstract: 본 발명은 고속 소자에 적합한 바이폴라 트랜지스터의 제조 방법에 관한 것으로, 반도체 기판에 불순물 이온을 주입하여 형성된 매몰층을 포함하여 상기 반도체 기판상에 제 1 도전형 에피택셜층과 절연막층을 순차적으로 형성하는 공정과, 상기 반도체 기판상에 콜렉터 형성 영역을 정의하고, 상기 에피택셜층과 절연막층을 순차적으로 식각하여 트렌치를 형성하는 공정과, 상기 매몰층의 일부가 노출되도록 윈도우를 형성하는 공정과, 상기 윈도우를 포함하여 상기 트렌치를 고농도 제 1 도전형 폴리실리콘막으로 충전하여 콜렉터 콘택층을 형성하는 공정과, 상기 트렌치 사이의 상기 제 1 도전형 에피택셜층의 표면이 노출되도록 절연막을 식각하는 공정과, 반도체 기판상에 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 절연막 패턴을 순차적으로 형� ��하는 공정과, 상기 노출된 제 1 도전형 에피택셜층내에 제 2 도전형 불순물 영역을 형성하는 공정과, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 상기 절연막 패턴의 양측벽에 스페이서를 형성하는 공정과, 진성 베이스 영역을 형성하는 공정과, 에미터 콘택층을 형성하는 공정과, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 에미터 콘택층을 열처리하여 각각 상기 진성 베이스 영역의 양측과 상기 진성 베이스 영역내에 각각 외인성 베이스 영역과 에미터 영역을 형성하는 공정을 포함한다. 이와 같은 장치에 의해서, 매몰층의 면적을 줄일 수 있고, 트렌치를 얕게 형성함으로써 공정의 난이도를 줄일 수 있으며, 트렌치를 전극으로 사용함으로써 공정을 단순화 시킬 수 있다. 또한, 에미터-베이스-콜렉터 사이의 접합용량 및 반도체 기판과의 접합용량을 줄일 수 있고, 콜렉터 저항을 감소시킬 수 있다.