公开(公告)号：KR100498503B1

公开(公告)日：2005-07-01

申请号：KR1020030039897

申请日：2003-06-19

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L29/73

CPC classification number: H01L29/66287 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1004 ,  H01L29/732

Abstract: 본 발명의 바이폴라 접합 트랜지스터는, 제1 도전형의 컬렉터 영역 및 이 제1 도전형의 컬렉터 영역 상부에 배치된 제2 도전형의 베이스 영역을 포함한다. 베이스 영역 내의 상부 일정 영역에는 제1 도전형의 에미터 영역이 배치된다. 그리고 이 에미터 영역에 직접 컨택되도록 형성되는 에미터 전극 패턴을 포함하는데, 이 에미터 전극 패턴은 단결정 구조를 갖는다. 에미터 영역이 단결정 구조인 경우 에미터 영역과 에미터 전극 패턴은 동일한 결정 구조를 갖게 된다.

公开(公告)号：KR1020040107779A

公开(公告)日：2004-12-23

申请号：KR1020030038381

申请日：2003-06-13

Applicant: 삼성전자주식회사

Inventor： 양봉길 ,  신헌종 ,  박강욱

IPC: H01L29/73

CPC classification number: H01L29/732 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/1004

Abstract: PURPOSE: A BJT(Bipolar Junction Transistor) and a manufacturing method thereof are provided to reduce emitter-resistance by controlling properly the height of a polysilicon layer used as an emitter electrode. CONSTITUTION: An impurity region is formed on a semiconductor substrate(110) with a collector region, wherein the impurity region is composed of an emitter region and a base region for enclosing the emitter region. A first conductive pattern is formed on the impurity region to contact the emitter region. A second conductive pattern(160) is formed on the impurity region to contact the base region. An upper surface of the second conductive pattern is substantially the same as or relatively higher than that of the first conductive pattern.

Abstract translation: 目的：提供BJT（双极结晶体管）及其制造方法，以适当地控制用作发射电极的多晶硅层的高度来降低发射极电阻。 构成：在具有集电极区域的半导体衬底（110）上形成杂质区域，其中杂质区域由用于封装发射极区域的发射极区域和基极区域构成。 在杂质区上形成第一导电图案以接触发射极区域。 第二导电图案（160）形成在杂质区上以接触基极区域。 第二导电图案的上表面与第一导电图案基本相同或相对较高。

公开(公告)号：KR1019990008495A

公开(公告)日：1999-02-05

申请号：KR1019970030453

申请日：1997-07-01

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L29/70

Abstract: 본 발명에 따른 고속 바이폴라 트랜지스터는 깊은 트랜치를 쓰지 않고 1㎛ 이하의 얇은 트랜치를 사용함으로써 통상의 실리콘 식각 장비로 제조할 수 있고, 수평 방향으로 동작되도록 콜랙터 영역을 형성하고 그 면적을 줄임으로써 콜랙터와 반도체 기판 간의 커패시던스 감소에 따라 소자의 속도가 향상되었으며, 싱글 폴리 사용으로 수직 방향 토폴로지가 우수한 효과를 갖는다.

公开(公告)号：KR100678638B1

公开(公告)日：2007-02-05

申请号：KR1020050106683

申请日：2005-11-08

Applicant: 삼성전자주식회사

Inventor： 박강욱 ,  박형무

IPC: H01L27/108

Abstract: A method of manufacturing a semiconductor device is provided to simplify manufacturing processes and improve the capacitance of an MIM capacitor. A first electrode conductive layer, a first dielectric film(230), a second electrode conductive layer, a second dielectric film(250), and a second electrode conductive layer are sequentially formed on an interlayer dielectric(100). A mask layer is formed on the third electrode conductive layer. A photoresist pattern is formed on the mask layer. A second electrode(240) is formed on the resultant structure by patterning selectively the mask layer, the third electrode conductive layer, the second dielectric film, and the second electrode conductive layer by using the photoresist pattern as an etch mask. A mask pattern is formed by etching selectively the mask layer. The photoresist pattern is removed therefrom. A third electrode(260) is formed by patterning selectively the third electrode conductive layer using the mask pattern as an etch mask. A first electrode(210) is formed by patterning the first dielectric film and the first electrode conductive layer.

Abstract translation: 提供制造半导体器件的方法以简化制造工艺并改善MIM电容器的电容。 在层间电介质（100）上顺序地形成第一电极导电层，第一电介质膜（230），第二电极导电层，第二电介质膜（250）和第二电极导电层。 在第三电极导电层上形成掩模层。 在掩模层上形成光致抗蚀剂图案。 通过使用光致抗蚀剂图案作为蚀刻掩模选择性地图案化掩模层，第三电极导电层，第二电介质膜和第二电极导电层，在所得结构上形成第二电极（240）。 掩模图案通过选择性蚀刻掩模层而形成。 光致抗蚀剂图案从中移除。 通过使用掩模图案作为蚀刻掩模选择性地图案化第三电极导电层来形成第三电极（260）。 第一电极（210）通过图案化第一电介质膜和第一电极导电层而形成。

公开(公告)号：KR100486265B1

公开(公告)日：2005-05-03

申请号：KR1020020057461

申请日：2002-09-19

Applicant: 삼성전자주식회사

Inventor： 박강욱 ,  양봉길

IPC: H01L29/737

CPC classification number: H01L29/66242 ,  H01L29/1004 ,  H01L29/7378

Abstract: 베이스 기생 저항을 최소화할 수 있는 베이스 반도체층 구조를 가지는 바이폴라 트랜지스터 및 그 제조 방법에 대하여 개시한다. 본 발명에 따른 바이폴라 트랜지스터는 제1 도전형의 반도체 기판상에 상기 반도체 기판상의 소자 분리 영역에 의하여 한정되는 제2 도전형의 콜렉터 영역이 형성되어 있다. 제1 도전형의 제1 베이스 반도체층이 상기 콜렉터 영역의 상면으로부터 상기 소자 분리 영역의 상면까지 연장되어 있다. 상기 제1 베이스 반도체층은 SiGe층으로 이루어진다. 또한, 제1 도전형의 제2 베이스 반도체층이 상기 제1 베이스 반도체층의 상면중 에미터 영역 및 에미터 절연막이 형성된 영역을 제외한 부분에만 형성되어 있다. 상기 제2 베이스 반도체층 위에는 베이스 오믹층이 형성되어 있다.

公开(公告)号：KR100257517B1

公开(公告)日：2000-06-01

申请号：KR1019970030453

申请日：1997-07-01

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L29/70

CPC classification number: H01L29/6625 ,  H01L29/1008 ,  H01L29/735

Abstract: PURPOSE: A high-speed bipolar transistor and a preparation method thereof are provided to increase element speed and improve vertical topology by preparing the transistor using thin trench and reducing number of capacitors between a collector and a semiconductor plate. CONSTITUTION: An epitaxial film(12) not doped with impurities is formed on a type 1 or type two conduction semiconductor plate(10). A high-concentration type 1 conduction collector region(30) is formed on a determined area near the surface of the epitaxial film(12). A trench is formed near the high-concentration collector region(30) of the epitaxial film(12). A type 1 conduction low-concentration collector region is formed on the epitaxial film(12) at one side of the trench. A type 2 conduction base region(32) and a type 2 conduction impurity region are formed below the trench and on one side of the epitaxial film(12) adjacent to the low-concentration collector region. A salicide film(32a) is formed on a base region below the trench. A type 1 conduction film(34) is formed at the side of the trench.

Abstract translation: 目的：提供高速双极晶体管及其制备方法，以通过使用薄沟槽制备晶体管并减少集电极和半导体板之间的电容器数来提高元件速度并改善垂直拓扑。 构成：在1型或2型导电半导体板（10）上形成未掺杂杂质的外延膜（12）。 在外延膜（12）的表面附近的确定区域上形成高浓度1型导电收集体区域（30）。 在外延膜（12）的高浓度集电区（30）附近形成沟槽。 在沟槽的一侧的外延膜（12）上形成1型导电低浓度集电极区域。 在沟槽的下方和与低浓度集电极区域相邻的外延膜（12）的一侧形成2型导电基极区域（32）和2型导电杂质区域。 在沟槽下方的基底区域上形成自对准硅膜（32a）。 在沟槽侧形成1型导电膜（34）。

公开(公告)号：KR100223482B1

公开(公告)日：1999-10-15

申请号：KR1019970013513

申请日：1997-04-12

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L21/328

Abstract: 본 발명은 고속 소자에 적합한 바이폴라 트랜지스터의 제조 방법에 관한 것으로, 반도체 기판에 불순물 이온을 주입하여 형성된 매몰층을 포함하여 상기 반도체 기판상에 제 1 도전형 에피택셜층과 절연막층을 순차적으로 형성하는 공정과, 상기 반도체 기판상에 콜렉터 형성 영역을 정의하고, 상기 에피택셜층과 절연막층을 순차적으로 식각하여 트렌치를 형성하는 공정과, 상기 매몰층의 일부가 노출되도록 윈도우를 형성하는 공정과, 상기 윈도우를 포함하여 상기 트렌치를 고농도 제 1 도전형 폴리실리콘막으로 충전하여 콜렉터 콘택층을 형성하는 공정과, 상기 트렌치 사이의 상기 제 1 도전형 에피택셜층의 표면이 노출되도록 절연막을 식각하는 공정과, 반도체 기판상에 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 절연막 패턴을 순차적으로 형� ��하는 공정과, 상기 노출된 제 1 도전형 에피택셜층내에 제 2 도전형 불순물 영역을 형성하는 공정과, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 상기 절연막 패턴의 양측벽에 스페이서를 형성하는 공정과, 진성 베이스 영역을 형성하는 공정과, 에미터 콘택층을 형성하는 공정과, 상기 고농도 제 2 도전형 제 1 폴리실리콘막 패턴과 에미터 콘택층을 열처리하여 각각 상기 진성 베이스 영역의 양측과 상기 진성 베이스 영역내에 각각 외인성 베이스 영역과 에미터 영역을 형성하는 공정을 포함한다. 이와 같은 장치에 의해서, 매몰층의 면적을 줄일 수 있고, 트렌치를 얕게 형성함으로써 공정의 난이도를 줄일 수 있으며, 트렌치를 전극으로 사용함으로써 공정을 단순화 시킬 수 있다. 또한, 에미터-베이스-콜렉터 사이의 접합용량 및 반도체 기판과의 접합용량을 줄일 수 있고, 콜렉터 저항을 감소시킬 수 있다.

公开(公告)号：KR1019970013195A

公开(公告)日：1997-03-29

申请号：KR1019950026159

申请日：1995-08-23

Applicant: 삼성전자주식회사

Inventor： 박강욱

IPC: H01L21/76

Abstract: 본 발명은 반도체 장치의 저항 소자에 관한 것으로서, 저항 소자를 형성하는데 기판의 내부에 트렌치부를 형성하고, 형성한 트렌치부 안에 저항 소자를 형성하는 방법으로, 저항체가 기판 내부에 형성된 트렌치 안에 형성됨으로써 트렌치 폭의 조절에 따라 저항체 자체의 폭이 쉽게 조절되어 저항이 형성되어도 집적도 저하의 영향이 작고, 단차에 의한 사진식가가에서의 불량이 감소하고, 절연막의 평탄화와 금속층의 스텝 커버리지가 좋아지게 하는 반도체 장치의 제조 방법에 관한 것이다.

公开(公告)号：KR101254721B1

公开(公告)日：2013-04-15

申请号：KR1020110028819

申请日：2011-03-30

Applicant: 주식회사 싸이맥스 ,  삼성전자주식회사

Inventor： 손창수 ,  박세운 ,  김상효 ,  박강욱 ,  전동수 ,  조정훈 ,  이규상

IPC: H01L21/677

Abstract: 본 발명은 EFEM(Equipment Front End Module) 장치에서 가공 처리된 웨이퍼를 다음 공정 단계의 EFEM으로 전달하는 EFEM 버퍼 모듈로서, 대향하도록 배치된 2개의 고정 브라켓; 상기 고정 브라켓 상에 각각 결합되고 개폐 가능하도록 설치된 셔터를 포함하는 셔터 하우징; 상기 2개의 고정 브라켓을 연결하고 웨이퍼가 적층되는 카세트가 안착되는 카세트 안착부를 포함하는 배치판; 상기 버퍼 하우징의 상측변을 연결하는 탑 커버; 상기 버퍼 하우징의 양측변을 각각 연결하는 사이드 커버; 를 포함함으로써, 상기 셔터가 폐쇄된 경우 내부에 밀폐 공간을 형성하는 EFEM 버퍼 모듈에 관한 것이다. 본 발명에 따르면, EFEM 장치들 간에 웨이퍼의 청정 상태를 유지하며 다음 공정 단계의 EFEM 장치 내부에 웨이퍼가 투입될 수 있는 EFEM 버퍼 모듈을 제공할 수 있다.

公开(公告)号：KR1020120110752A

公开(公告)日：2012-10-10

申请号：KR1020110028819

申请日：2011-03-30

Applicant: 주식회사 싸이맥스 ,  삼성전자주식회사

Inventor： 손창수 ,  박세운 ,  김상효 ,  박강욱 ,  전동수 ,  조정훈 ,  이규상

IPC: H01L21/677

CPC classification number: H01L21/67769 ,  H01L21/67389 ,  H01L21/67772

Abstract: PURPOSE: An EFEM(Equipment Front End Module) buffer module is provided to stably input a wafer into an EFEM device by keeping the wafer clean between the EFEM devices. CONSTITUTION: An EFEM buffer module delivers a processed wafer to an EFEM. Two fixing brackets(210) are arranged to face each other. A buffer housing(220) is respectively combined with the fixing brackets and includes a shutter(221). An arrangement plate connects the fixing brackets and includes a cassette mounting unit mounting a cassette with the wafer. A top cover(240) connects an upper side of the buffer housing. A side cover(250) respectively connects both sides of the buffer housing.

Abstract translation: 目的：提供一个EFEM（设备前端模块）缓冲模块，通过在EFEM设备之间保持晶片清洁，将晶片稳定地输入到EFEM设备中。 构成：EFEM缓冲模块将处理后的晶片提供给EFEM。 两个固定支架（210）被布置成彼此相对。 缓冲器壳体（220）分别与固定支架组合并且包括挡板（221）。 安装板连接固定托架，并且包括安装盒与盒的盒安装单元。 顶盖（240）连接缓冲壳体的上侧。 侧盖（250）分别连接缓冲壳体的两侧。