公开(公告)号：KR100689832B1

公开(公告)日：2007-03-08

申请号：KR1020050053652

申请日：2005-06-21

Applicant: 삼성전자주식회사

Inventor： 박문숙 ,  김규현

IPC: H03L7/099

CPC classification number: H03L7/0995 ,  H03K3/0315 ,  H03K5/133 ,  H03L7/089 ,  H03L7/0891 ,  H03L7/093

Abstract: 본 발명은 위상 동기 루프 및 방법을 공개한다. 이 장치는 입력 클럭신호와 궤환 출력 클럭신호사이의 위상 차를 검출하여 업 신호 및 다운 신호를 발생하는 위상 차 검출기, 업 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 높이고, 다운 신호에 응답하여 전하를 펌핑하여 제어전압의 레벨을 낮추는 전하 펌프, 및 반전 회로들을 링 형태로 연결한 적어도 2개이상의 링 형태의 회로들을 구비하고, 반전 회로들중 적어도 하나이상이 적어도 2개이상의 링 형태의 회로들에 공유되고, 제어전압에 응답하여 동일한 위상 차를 가지고 서로 다른 위상을 가지는 출력 클럭신호들을 발생하고 출력 클럭신호들중의 하나를 궤환 출력 클럭신호로 발생하고, 출력 클럭신호들중의 적어도 하나이상의 출력 클럭신호가 적어도 2개이상의 반전 회로들의 출력 신호들의 위상을 혼합함에 의해서 발생되는 전압 제어 발진기로 구성되어 있다. 따라서, 분주기를 사용하지 않거나, 적은 수의 분주기를 사용하여 전원전압의 레벨이 낮은 경우에도 고주파수의 다양한 갯수의 클럭신호들을 발생하는 것이 가능하다.

公开(公告)号：KR1020060133807A

公开(公告)日：2006-12-27

申请号：KR1020050053652

申请日：2005-06-21

Applicant: 삼성전자주식회사

Inventor： 박문숙 ,  김규현

IPC: H03L7/099

CPC classification number: H03L7/0995 ,  H03K3/0315 ,  H03K5/133 ,  H03L7/089 ,  H03L7/0891 ,  H03L7/093

Abstract: A phase locked loop circuit and a method of locking a phase are provided to generate clock signals of low frequency through a voltage control oscillator using a low control voltage, thereby reducing power consumption. A phase-difference detector(10) detects a phase difference between an input clock signal and a feedback output clock signal to generate an up signal and a down signal. A charge pump(12) pumps a charge in response to the up signal to increase a level of a control voltage, and pumps the charge in response to the down signal to lower the level of the control voltage. A voltage control oscillator(16') has at least two rings-shaped circuits connecting inversion circuits in a ring shape. The inversion circuit generates output clock signals having different phases.

Abstract translation: 提供锁相环电路和锁相方法，通过使用低控制电压的压控振荡器产生低频时钟信号，从而降低功耗。 相位差检测器（10）检测输入时钟信号和反馈输出时钟信号之间的相位差，以产生上升信号和下降信号。 电荷泵（12）响应于上升信号泵送电荷以增加控制电压的电平，并且响应于下降信号泵送电荷以降低控制电压的电平。 电压控制振荡器（16'）具有连接反转电路为环形的至少两个环形电路。 反相电路产生具有不同相位的输出时钟信号。

公开(公告)号：KR100615580B1

公开(公告)日：2006-08-25

申请号：KR1020050060444

申请日：2005-07-05

Applicant: 삼성전자주식회사

Inventor： 박문숙 ,  김규현

IPC: G11C7/10

Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 데이터 입출력 방법과 이를 구비한 메모리 시스템을 공개한다. 이 장치는 외부 클럭신호에 응답하여 외부 클럭신호의 1사이클내에서 서로 다른 위상을 가지는 m(=2
n +k, m은 4이상, n은 2이상, k는 1이상이고 2
n 미만의 정수)개의 클럭신호들을 발생하고, m개의 클럭신호들을 조합하여 순차적으로 활성화되는 m개의 제어신호들을 발생하는 클럭신호 발생기, 라이트 동작시에 m개의 제어신호들에 응답하여 외부로부터 인가되는 m비트의 직렬 데이터를 m비트의 병렬 데이터로 변환하는 데이터 입력부, 라이트 동작시에 직병렬 변환기로부터 출력되는 m비트의 병렬 데이터를 저장하고, 리드 동작시에 m비트의 병렬 데이터를 출력하는 메모리 셀 어레이, 및 리드 동작시에 m개의 제어신호들에 응답하여 메모리 셀 어레이로부터 출력되는 m비트의 병렬 데이터를 직렬로 변환하여 출력하는 데이터 출력부로 구성되어 있다. 따라서, 외부 클럭신호의 1사이클내에 2
n 비트의 데이터 뿐만아니라 m(=2
n +k)비트의 데이터를 입출력하는 것이 가능하다.

Abstract translation: 本发明公开了一种半导体存储器件，该器件的数据输入/输出方法以及具有该半导体存储器件的存储器系统。 该设备生成具有m（= 2，