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公开(公告)号：KR100712537B1
公开(公告)日：2007-04-30
申请号：KR1020050101490
申请日：2005-10-26
Applicant: 삼성전자주식회사
Abstract: 클럭 발생 회로가 개시된다. 본 발명의 실시예에 따른 클럭 발생 회로는 복수개의 클럭 신호들을 발생하는 클럭 발생부 및 상기 복수개의 클럭 신호들의 듀티 사이클(duty cycle)을 보정하여 복수개의 보정 클럭 신호들을 출력하는 듀티 사이클 보정부를 구비한다. 상기 듀티 사이클 보정부는 상기 보정 클럭 신호들에 응답하여 상기 클럭 신호들의 듀티 사이클을 보정하기 위한 제어 신호를 발생하는 전하 펌프를 구비한다. 상기 듀티 사이클 보정부는 대응되는 상기 클럭 신호를 수신하며, 상기 제어 신호에 응답하여 대응되는 상기 클럭 신호의 듀티 사이클이 보정된 상기 보정 클럭 신호를 각각 출력하는 복수개의 증폭부들 및 상기 복수개의 증폭부들로부터 각각 출력되는 상기 보정 클럭 신호들에 응답하여 상기 제어 신호를 상기 복수개의 증폭부들 모두로 인가하는 상기 전하 펌프를 구비한다. 상기 클럭 신호는 싱글 엔디드 신호(single ended signal) 또는 차동 신호(differential signal)이다. 본 발명에 따른 클럭 발생 회로는 소비 전류를 감소시키고, 회로 면적을 줄이면서도 발생된 클럭 신호들 사이의 듀티 에러를 보정할 수 있는 장점이 있다.
Abstract translation: 时钟产生电路启动。 根据本发明的一个实施例的时钟发生电路是用于产生多个时钟信号部分和包含一个占空比校正，并输出校正后的多个时钟信号来补偿所述多个时钟信号中的占空比（工作周期）的时钟发生器 的。 占空比校正单元包括电荷泵，用于响应于校正时钟信号产生用于校正时钟信号的占空比的控制信号。 接收对应于所述占空比从所述多个放大部和所述多个放大部件的校正单元的时钟信号，每个输出对应于所述时钟信号的校正的时钟信号占空比校正，响应于所述控制信号 以及电荷泵，用于响应于分别输出的校正时钟信号将控制信号施加到全部多个放大单元。 时钟信号是单端信号或差分信号。 根据本发明的时钟生成电路具有能够校正所生成的时钟信号之间的占空误差尚未降低电流消耗，减小电路面积的优点。
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公开(公告)号：KR100674993B1
公开(公告)日：2007-01-29
申请号：KR1020050084016
申请日：2005-09-09
Applicant: 삼성전자주식회사
IPC: H04L7/02
Abstract: A differential data receiver is provided to prevent distortion of differential data caused by a change of a DC level of transmitting differential data. A differential data reception unit(430) generates write data by using first data, second data, and at least one offset control voltage. An offset control unit(450) detects an offset voltage between the first data and the second data and generates at least one offset control voltage corresponding to the detected offset voltage in response to a mode selection signal by using the write data and a reference voltage. The first data and second data have different phases at the same swing voltage. The offset voltage corresponds to a difference between a DC level of the first data and a DC level of the second data.
Abstract translation: 提供差分数据接收器以防止由差分数据传输的DC电平的改变引起的差分数据的失真。 差分数据接收单元（430）通过使用第一数据，第二数据和至少一个偏移控制电压来产生写入数据。 偏移控制单元（450）检测第一数据和第二数据之间的偏移电压，并且通过使用写入数据和参考电压，响应于模式选择信号产生与检测到的偏移电压对应的至少一个偏移控制电压。 第一数据和第二数据在相同的摆动电压下具有不同的相位。 偏移电压对应于第一数据的DC电平与第二数据的DC电平之间的差值。
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公开(公告)号：KR101416315B1
公开(公告)日：2014-07-08
申请号：KR1020070114292
申请日：2007-11-09
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리(multi-chip package memory)가 개시된다. 상기 멀티 칩 패키지 메모리는 전달 메모리 칩 및 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비할 수 있다. 상기 전달 메모리 칩은 신호들을 전달하고, 상기 제 1 내지 제 n 메모리 칩은 내부 전압을 발생하여 출력하는 내부 전압 발생 회로를 포함하고 상기 전달 메모리 칩 위에 적층된다. 상기 전달 메모리 칩은 상기 외부에서 수신되는 신호들에 응답하여 상기 각각의 내부 전압을 제어하는 제 1 내지 제 n 제어 신호를 대응하는 메모리 칩으로 출력한다. 상기 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리는 적층되는 메모리 칩의 크기를 감소시키고 공정을 단순화할 수 있는 장점이 있다.
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公开(公告)号：KR100818729B1
公开(公告)日：2008-04-01
申请号：KR1020060072291
申请日：2006-07-31
Applicant: 삼성전자주식회사
CPC classification number: H03L7/0812 , H03L7/0891 , H03L7/10 , H03L7/189
Abstract: 지연 동기 루프 회로 및 클럭 신호 발생 방법이 개시된다. 상기 지연 동기 루프 회로는 기준 클럭 신호를 1/K(K는2이상의 자연수) 분주한 기준 클럭 분주 신호를 생성하고, 상기 기준 클럭 분주 신호를 최소 지연 전압에 응답하여 기준 클럭을 지연시킨 제1기준 클럭 지연 신호들 및 최대 지연 전압에 응답하여 기준 클럭을 지연시킨 제2기준 클럭 지연 신호들 각각으로 샘플링하여 얻은 제1디지털 코드 및 제2디지털 코드를 록킹 디지털 코드와 비교하여 초기 전압 디지털 코드를 생성하며, 상기 초기 전압 디지털 코드에 기초하여 초기 제어 전압을 발생시킴으로써, 록킹 범위가 증가되고 록킹 상태에 빠르게 도달할 수 있다.
지연 동기 루프 회로, 초기 제어 전압, 디지털 코드-
公开(公告)号：KR1020080011834A
公开(公告)日：2008-02-11
申请号：KR1020060072291
申请日：2006-07-31
Applicant: 삼성전자주식회사
CPC classification number: H03L7/0812 , H03L7/0891 , H03L7/10 , H03L7/189
Abstract: A delay locked loop circuit and a clock signal generating method are provided to obtain a lock state quickly by supplying an initial control voltage to a voltage controlled delay line based on an initial voltage code corresponding to a locking digital code. A delay locked loop circuit includes a phase detector(520), a control voltage generator(540), a voltage controlled delay line(510), and a control voltage initializer(530). The phase detector compares a reference clock signal with an output clock signal and outputs a comparison signal. The control voltage generator outputs a control voltage based on the comparison signal. The voltage controlled delay line includes plural delay elements and delays a reference clock signal based on the control voltage to output an output clock signal. The control voltage initializer generates predetermined digital codes based on a voltage control delay line characteristic and generates an initial control voltage based on the digital codes.
Abstract translation: 提供延迟锁定环路电路和时钟信号产生方法，通过基于对应于锁定数字码的初始电压代码向压控延迟线提供初始控制电压来快速获得锁定状态。 延迟锁定环电路包括相位检测器（520），控制电压发生器（540），压控延迟线（510）和控制电压初始化器（530）。 相位检测器将参考时钟信号与输出时钟信号进行比较，并输出比较信号。 控制电压发生器根据比较信号输出控制电压。 电压控制延迟线包括多个延迟元件，并且基于控制电压延迟基准时钟信号以输出输出时钟信号。 控制电压初始化器基于电压控制延迟线特性产生预定的数字代码，并且基于数字代码生成初始控制电压。
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Patent Agency Ranking
公开(公告)号：KR1020100100132A
公开(公告)日：2010-09-15
申请号：KR1020090018842
申请日：2009-03-05
Applicant: 삼성전자주식회사
Inventor： 박문숙
CPC classification number: G11C7/06 , G11C5/063 , G11C7/12 , G11C2207/002
Abstract: PURPOSE: A sense amplifier for compensating for mismatch and a semi-conductor memory device having the same are provided to accurately implement the reading operation by accurately sensing the potential differential of both ends of the bit line. CONSTITUTION: A first inverter(210) is composed of the first PMOS transistor and the first NMOS transistor pair. The first inverter is input one among the bit line and sub bit line. A second inverter(220) is composed of the second PMOS transistor and the second NMOS transistor pair. The second inverter is input the other one among the bit line and sub bit line.
Abstract translation: 目的：提供用于补偿失配的读出放大器和具有该读出放大器的半导体存储器件，以通过精确地感测位线两端的电位差来精确地实现读取操作。 构成：第一反相器（210）由第一PMOS晶体管和第一NMOS晶体管对构成。 第一个反相器在位线和子位线之间输入一个。 第二反相器（220）由第二PMOS晶体管和第二NMOS晶体管对组成。 第二个反相器输入位线和副位线中的另一个。
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公开(公告)号：KR100723511B1
公开(公告)日：2007-05-30
申请号：KR1020050108519
申请日：2005-11-14
Applicant: 삼성전자주식회사
IPC: H03L7/093
CPC classification number: H03L7/0896 , H03L7/0812
Abstract: 전하 펌프 회로는 제1 스위치 트랜지스터, 제2 스위치 트랜지스터, 및 제어부를 포함한다. 제1 스위치 트랜지스터는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호에 응답하여, 업 전류를 출력 노드로 소싱(sourcing)하고, 제2 스위치 트랜지스터는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호에 응답하여, 다운 전류를 출력 노드로부터 싱킹(sinking)한다. 제어부는, 업 전류 및 다운 전류가 동시에 발생하는 경우, 업 전류의 전류량 및 다운 전류의 전류량을 감소시킬 수 있으므로, 출력 전류의 편차를 감소시킬 수 있다.
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公开(公告)号：KR1020070051086A
公开(公告)日：2007-05-17
申请号：KR1020050108519
申请日：2005-11-14
Applicant: 삼성전자주식회사
IPC: H03L7/093
CPC classification number: H03L7/0896 , H03L7/0812
Abstract: 전하 펌프 회로는 제1 스위치 트랜지스터, 제2 스위치 트랜지스터, 및 제어부를 포함한다. 제1 스위치 트랜지스터는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 앞설 때 발생하는 업 신호에 응답하여, 업 전류를 출력 노드로 소싱(sourcing)하고, 제2 스위치 트랜지스터는 기준 클락 신호의 위상이 피드백 클락 신호의 위상 보다 뒤질 때 발생하는 다운 신호에 응답하여, 다운 전류를 출력 노드로부터 싱킹(sinking)한다. 제어부는, 업 전류 및 다운 전류가 동시에 발생하는 경우, 업 전류의 전류량 및 다운 전류의 전류량을 감소시킬 수 있으므로, 출력 전류의 편차를 감소시킬 수 있다.
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公开(公告)号：KR101301281B1
公开(公告)日：2013-08-28
申请号：KR1020090018842
申请日：2009-03-05
Applicant: 삼성전자주식회사
Inventor： 박문숙
Abstract: 반도체 메모리 장치의 센스 앰프 회로가 개시된다. 본 발명은 비트라인(BL)과 부비트라인(BLB) 간의 전위차를 센싱하여 증폭하는 센스 앰프 회로에 있어서, 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 어느 하나를 입력받는 제1 인버터 및 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 쌍으로 구성되어 상기 비트라인과 부비트라인 중 다른 하나를 입력받는 제2 인버터를 포함하되, 제1 제어신호에 응답하여 상기 제1 및 제2 인버터 각각의 문턱전압을 상기 비트라인 전압 및 부비트라인 전압 중 서로 다른 하나로 각각 결정하고, 제2 제어신호에 응답하여 상기 비트라인 전압 및 상기 부비트라인 전압의 전위차를 증폭한다. 즉, 본 발명은 센스 앰프 회로를 구성하는 트랜지스터들의 동작 특성에 의해 비트라인 쌍의 전압 레벨을 결정한다. 따라서, 본 발명은 센스 앰프 회로 내에 존재하는 미스 매치로 인해 발생하는 센싱 오류를 최소화할 수 있으며, 비트라인쌍 양단의 전위차를 정확히 센싱하여 증폭할 수 있다.
센스 앰프, SA, 미스매치, 보상, 비트라인-
公开(公告)号：KR1020090048084A
公开(公告)日：2009-05-13
申请号：KR1020070114292
申请日：2007-11-09
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리(multi-chip package memory)가 개시된다. 상기 멀티 칩 패키지 메모리는 전달 메모리 칩 및 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비할 수 있다. 상기 전달 메모리 칩은 신호들을 전달하고, 상기 제 1 내지 제 n 메모리 칩은 내부 전압을 발생하여 출력하는 내부 전압 발생 회로를 포함하고 상기 전달 메모리 칩 위에 적층된다. 상기 전달 메모리 칩은 상기 외부에서 수신되는 신호들에 응답하여 상기 각각의 내부 전압을 제어하는 제 1 내지 제 n 제어 신호를 대응하는 메모리 칩으로 출력한다. 상기 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩 패키지 메모리는 적층되는 메모리 칩의 크기를 감소시키고 공정을 단순화할 수 있는 장점이 있다.
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