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公开(公告)号：KR101661305B1
公开(公告)日：2016-09-30
申请号：KR1020100078486
申请日：2010-08-13
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L49/02 , H01L21/205
CPC classification number: H01L27/108 , H01L21/205 , H01L27/10817 , H01L27/10852 , H01L27/10894 , H01L28/91
Abstract: 셀영역과코어/페리영역에서단차를이루는신호전달도전층을포함하는커패시터를포함하는반도체메모리소자의구조및 방법이개시된다. 셀어레이영역과코어/페리영역이구분되는반도체기판에서셀 어레이영역및 상기코어/페리영역에걸쳐서상부표면이수직적으로동일레벨의제1 높이를이루는하부층을포함하며, 셀어레이영역내에서제1 높이이하의위치에셀 어레이신호전달도전층이형성되고, 코어/페리영역내에서상기제1 높이이상의위치에셀 어레이신호전달도전층과전기적으로접속된코어/페리신호전달도전층을포함한다. 코어/페리신호전달도전층을덮으면서반도체기판의전면에걸쳐서표면평탄화된제1 절연몰드층과, 제1 절연몰드층상에형성된제1 스토퍼층을포함하며, 제1 스토퍼층및 제1 절연몰드층을관통하면서커패시터의스토리지전극이형성된다.
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公开(公告)号：KR100688543B1
公开(公告)日：2007-03-02
申请号：KR1020050032293
申请日：2005-04-19
Applicant: 삼성전자주식회사
Inventor： 박원모
IPC: H01L29/78
Abstract: 리세스 게이트형 반도체 소자 및 그 제조 방법이 제공된다. 본 발명에 따른 반도체 소자는, 제 1 방향으로는 소자분리영역의 측벽들로부터 이격되고 제 2 방향으로는 소자분리영역의 측벽들과 접하여 형성된 리세스 트렌치를 매립하여 활성영역 내에 형성된 리세스부를 갖는 게이트 전극, 및 게이트 전극을 사이에 두고 활성영역에 이격되어 형성된 소오스 및 드레인을 포함한다. 활성영역 리세스 트렌치의 제 2 방향으로의 폭은 소오스 및 드레인의 제 2 방향으로의 폭보다 크다. 이에 따라, 본 발명에 따른 반도체 소자는 우수한 접합 누설 전류 및 리프레시 특성을 갖는다.
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公开(公告)号：KR1020060093217A
公开(公告)日：2006-08-24
申请号：KR1020050014242
申请日：2005-02-21
Applicant: 삼성전자주식회사
Inventor： 박원모
IPC: H01L27/108
CPC classification number: H01L27/10855 , H01L28/90
Abstract: 실린더형 스토리지 노드들을 갖는 반도체소자 및 그 제조방법들을 제공한다. 상기 반도체소자는 반도체기판 상에 층간절연막을 구비한다. 상기 층간절연막을 관통하고 상기 반도체기판과 접촉하면서 매립 콘택 플러그가 배치된다. 상기 매립 콘택 플러그 상부에 상기 매립 콘택 플러그와 연결되면서 더 넓은 면적을 갖는 버퍼도전층 패턴이 배치된다. 상기 버퍼도전층 패턴을 갖는 반도체기판 상에 콘포말한 식각저지막이 배치되되, 상기 버퍼도전층 패턴 상부와 상기 식각저지막 사이에 일정영역의 공간이 배치된다. 상기 식각저지막을 관통하고, 상기 일정영역의 공간을 채우면서 상기 버퍼도전층 패턴 상에 상부로 솟아있는 스토리지 노드들이 배치된다.
희생막 패턴, 버퍼도전층 패턴, 스토리지 노드, 식각저지막-
公开(公告)号：KR1020050029424A
公开(公告)日：2005-03-28
申请号：KR1020030065680
申请日：2003-09-22
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: A method of forming a semiconductor device including landing pads is provided to restrain damage of an interlayer dielectric in a cleaning process by preventing exposure of a wiring contact hole in a process for forming a wiring contact hole. A plurality of parallel gate patterns are formed on a semiconductor substrate(20). Each of the parallel gate patterns includes a lamination of a gate insulating layer(22), a gate electrode(23), and a mask insulating layer(24). A plurality of insulating layer spacers(25) are formed to cover sidewalls of the gate patterns. A first interlayer dielectric(26) is formed on the semiconductor substrate by using a material layer having etch selectivity to the mask insulating layers and the insulating layer spacers. A self-aligned contact hole is formed by patterning the first interlayer dielectric. A landing pad(27a) is formed to fill the self-aligned contact hole. Each upper surface of the mask insulating layers is exposed by etching back the first interlayer dielectric. A second interlayer dielectric(28) is formed on the semiconductor substrate. A wiring contact hole(28a) is formed by patterning the second interlayer dielectric.
Abstract translation: 提供一种形成包括着陆焊盘的半导体器件的方法，以通过在形成布线接触孔的过程中防止布线接触孔的暴露来抑制清洁过程中的层间电介质的损坏。 在半导体衬底（20）上形成多个平行栅极图案。 每个平行栅极图案包括栅极绝缘层（22），栅电极（23）和掩模绝缘层（24）的叠层。 形成多个绝缘层间隔物（25）以覆盖栅极图案的侧壁。 通过使用对掩模绝缘层和绝缘层间隔物具有蚀刻选择性的材料层，在半导体衬底上形成第一层间电介质（26）。 通过图案化第一层间电介质形成自对准接触孔。 形成着陆垫（27a）以填充自对准的接触孔。 掩模绝缘层的每个上表面通过蚀刻回第一层间电介质而暴露。 在半导体衬底上形成第二层间电介质（28）。 通过图案化第二层间电介质形成布线接触孔（28a）。
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公开(公告)号：KR1020010109725A
公开(公告)日：2001-12-12
申请号：KR1020000030301
申请日：2000-06-02
Applicant: 삼성전자주식회사
IPC: H01L21/8239
Abstract: 본 발명은 반도체 메모리소자의 제조방법을 개시한다. 이에 의하면, 유전상수가 높은 유전막 상에 접착층인 TiN막과 다결정실리콘막을 순차적으로 적층하고, 상부전극과 부하저항의 패턴을 위한 식각마스크를 이용하여 건식식각공정에 의해 다결정실리콘막을 커패시터의 상부전극 및 부하저항의 패턴으로 형성하고, 상기 식각마스크를 그대로 남겨 두거나 제거한 후 습식식각공정에 의해 커패시터의 상부전극으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고 아울러 부하저항으로서 TiN막의 패턴과 다결정실리콘막의 패턴을 동일 사이즈로 형성하고, 계속하여 시간적인 지체없이 습식식각공정에 의해 상부전극과 부하저항용 TiN막의 패턴을 다결정실리콘막의 패턴 보다 작은 사이즈로 형성한다.
따라서, 본 발명은 다결정실리콘막의 패턴보다 그 아래의 TiN막의 패턴을 작게 형성함으로써 부하저항의 감소를 억제하고 나아가 제품의 신뢰성을 향상할 수 있다.-
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公开(公告)号：KR1020000050276A
公开(公告)日：2000-08-05
申请号：KR1019990000004
申请日：1999-01-02
Applicant: 삼성전자주식회사
Inventor： 박원모
IPC: H01L27/108
Abstract: PURPOSE: A method for manufacturing a high dielectric layer of a capacitor of a dynamic random access memory(DRAM) is provided to minimize leakage current by forming barium strontium titanate(BST) layers having different surface morphology. CONSTITUTION: A method for manufacturing a high dielectric layer of a capacitor of a dynamic random access memory(DRAM) comprises four steps. The first step is to form a first barium strontium titanate(BST) layer by evaporating BST material in a first established temperature on a storage node layer forming a lower electrode of the capacitor. The second step is to form a second BST layer by evaporating the BST material in a second established temperature higher than the first established temperature, on the first BST layer. The third step is to form a third BST layer by evaporating the BST layer in a third established temperature higher than the second established temperature. The fourth step is to perform a posterior heat treatment in a temperature higher than the second established temperature after forming a upper electrode of the capacitor on the third BST layer.
Abstract translation: 目的：提供一种用于制造动态随机存取存储器（DRAM）的电容器的高介电层的方法，以通过形成具有不同表面形态的钛酸锶钡（BST）层来最小化泄漏电流。 构成：用于制造动态随机存取存储器（DRAM）的电容器的高介电层的方法包括四个步骤。 第一步是通过在形成电容器的下电极的存储节点层上在第一建立温度下蒸发BST材料来形成第一钛酸锶钡（BST）层。 第二步是通过在高于第一建立温度的第二建立温度下在第一BST层上蒸发BST材料形成第二BST层。 第三步是通过在高于第二建立温度的第三建立温度下蒸发BST层来形成第三BST层。 第四步是在第三BST层上形成电容器的上电极之后，在高于第二建立温度的温度下进行后热处理。
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公开(公告)号：KR1019960012259B1
公开(公告)日：1996-09-18
申请号：KR1019930003842
申请日：1993-03-13
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L21/76897 , H01L23/485 , H01L2924/0002 , Y10S438/978 , H01L2924/00
Abstract: The method of fabricating semiconductor device with self-align contact structure comprises the steps of : depositing a first insulating film(11) on a semiconductor substrate(300); forming a capping layer on a conductive material(32) deposited on the first insulating film(11); oxidizing the surface of the conductive material(32); removing the oxide film formed on the surface of the conductive material(32), and forming a first conductive layer by etching the conductive material anisotropically; depositing a second insulating film on the capping layer and the first conductive layer; forming an open self-aligned on the first conductive layer by etching; and forming a second conductive layer on the second insulating film.
Abstract translation: 制造具有自对准接触结构的半导体器件的方法包括以下步骤：在半导体衬底（300）上沉积第一绝缘膜（11）; 在沉积在第一绝缘膜（11）上的导电材料（32）上形成覆盖层; 氧化导电材料（32）的表面; 去除形成在导电材料（32）的表面上的氧化膜，并且通过各向异性地蚀刻导电材料来形成第一导电层; 在所述封盖层和所述第一导电层上沉积第二绝缘膜; 通过蚀刻在第一导电层上形成开放自对准; 以及在所述第二绝缘膜上形成第二导电层。
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公开(公告)号：KR100104834B1
公开(公告)日：1996-09-16
申请号：KR1019920020972
申请日：1992-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/108
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公开(公告)号：KR1019960005252B1
公开(公告)日：1996-04-23
申请号：KR1019920020972
申请日：1992-11-10
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: The method of fabricating a semiconductor device includes the steps of : forming a first pattern(3) on a semiconductor substrate(100), a first insulating layer on the substrate to protect the first pattern, a first material layer(30) on the first insulating layer, and a photoresist pattern(32) on a portion of the first material layer(30), which is lower than the other portions; etching the portion of the first material layer(30) other than the lower portion to have the same height as the lower portion using the photoresist pattern(32) as a mask; removing the photoresist pattern(32), forming a second pattern(34) on the first material layer(30) placed on the first pattern(3); and forming a second material layer(36) on the overall surface of the substrate(100) including the second pattern(34).
Abstract translation: 制造半导体器件的方法包括以下步骤：在半导体衬底（100）上形成第一图案（3），在衬底上形成第一绝缘层以保护第一图案，第一材料层（30）在第一衬底 绝缘层和在第一材料层（30）的低于其它部分的部分上的光致抗蚀剂图案（32）; 使用光致抗蚀剂图案（32）作为掩模，蚀刻除了下部之外的第一材料层（30）的部分以与下部相同的高度; 去除光致抗蚀剂图案（32），在放置在第一图案（3）上的第一材料层（30）上形成第二图案（34）; 以及在包括所述第二图案（34）的所述基板（100）的整个表面上形成第二材料层（36）。
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