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公开(公告)号：KR101775430B1
公开(公告)日：2017-09-06
申请号：KR1020110020621
申请日：2011-03-08
Applicant: 삼성전자주식회사
IPC: H01L27/108 , G11C5/04 , G11C5/06 , H01L21/768
CPC classification number: H01L21/76885 , G11C5/04 , G11C5/06 , H01L27/10894 , H01L27/10897
Abstract: 반도체메모리소자제조방법이제공된다. 본발명의실시예는셀 어레이영역및 상기셀 어레이영역에인접하는코어/페리영역으로구분되며, 상기셀 어레이영역내에서셀 어레이신호전달도전층이형성되어있는하부층을포함하는반도체기판을준비하는단계; 상기하부층의전면에절연층을형성하는단계; 상기코어/페리영역의상기절연층상에상기셀 어레이신호전달도전층과전기적으로접속되는코어/페리신호전달도전층을형성하는단계; 상기절연층및 상기코어/페리신호전달도전층상에캡핑절연막을형성하는단계; 상기셀 어레이영역의상기하부층이노출되도록상기캡핑절연막을식각하는단계; 및상기하부층및 상기코어/페리영역의전면에스토퍼층(stopper layer)을형성하는단계;를포함하는반도체메모리소자의제조방법을제공한다.
Abstract translation: 提供了一种制造半导体存储器件的方法。 本发明的一个实施例提供了一种半导体衬底，该半导体衬底包括单元阵列区域和与单元阵列区域相邻的核心/渡轮区域，并且包括其中单元阵列信号传输导电层形成在单元阵列区域中的下层 步骤; 在下层的整个表面上形成绝缘层; 在核心/渡口区域的绝缘层上形成电连接到单元阵列信号传输导电层的核心/渡口信号传输导电层; 在绝缘层和芯/渡信号传输导电层上形成覆盖绝缘层; 蚀刻覆盖绝缘层以暴露单元阵列区域的下层; 并且在下层和核心/渡口区域的整个表面上形成阻挡层。
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公开(公告)号：KR101605749B1
公开(公告)日：2016-03-23
申请号：KR1020090081980
申请日：2009-09-01
Applicant: 삼성전자주식회사
IPC: H01L23/62
CPC classification number: H01L23/5256 , H01L27/105 , H01L27/10852 , H01L27/10894 , H01L2924/0002 , H01L2924/00
Abstract: 커패시터구조의퓨즈를포함하는반도체소자에관해개시한다. 이를위해본 발명은, 반도체기판상에형성된캐소드(cathode) 전극, 상기캐소드전극상에형성된애노드(anode) 전극, 및상기캐소드전극과상기애노드전극사이에형성되고, 상기캐소드전극과상기애노드전극을전기적으로연결하는실린더(cylinder) 형태의적어도하나의필라멘트(filament)를포함하는반도체소자를제공한다.
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公开(公告)号：KR1020100086795A
公开(公告)日：2010-08-02
申请号：KR1020090006213
申请日：2009-01-23
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L27/04
CPC classification number: H01L27/10817 , H01L28/90
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent a short with an adjacent bottom electrode by supporting the bottom electrode with a support structure. CONSTITUTION: Bottom electrodes(110a) of a cylindrical shape comprises a constant height and a flat upper side. The bottom electrodes are repeatedly arranged on the substrate. Support structures(120) are comprised between the bottom electrodes, are contacted with the part of an outer wall of the bottom electrodes, and supports the contacted bottom electrodes. A dielectric layer(122) is formed along the surface of the support structures and the bottom electrodes. A top electrode is formed on the dielectric layer.
Abstract translation: 目的：提供半导体器件及其制造方法，以通过用支撑结构支撑底部电极来防止具有相邻底部电极的短路。 构成：圆柱形底部电极（110a）包括恒定高度和平坦的上侧。 底部电极重复地布置在基板上。 支撑结构（120）包括在底部电极之间，与底部电极的外壁的一部分接触，并支撑接触的底部电极。 沿着支撑结构和底部电极的表面形成电介质层（122）。 在电介质层上形成顶部电极。
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公开(公告)号：KR100513307B1
公开(公告)日：2005-09-07
申请号：KR1020030008631
申请日：2003-02-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L28/91 , H01L27/10817 , H01L27/10852
Abstract: 등방성 식각 공정을 이용하여 신뢰성 있는 고성능 커패시터를 형성하는 방법이 개시된다. 이 방법은 반도체기판 상에 절연층을 형성하고, 상기 절연층을 관통하는 콘택 플러그를 형성하는 것을 구비한다. 상기 콘택 플러그가 형성된 반도체 기판의 전면 상에 식각저지막, 하부 희생산화막 및 상부 희생산화막을 순차적으로 형성한다. 상기 상부 희생산화막 및 상기 하부 희생산화막을 패터닝하여 상기 콘택 플러그 상의 상기 식각저지막을 노출시키고, 상기 하부 희생산화막의 내벽을 등방성 식각하여 확장된 커패시터 홀을 형성한다. 상기 노출된 식각저지막을 식각하여 상기 콘택 플러그 상부면 및 그 주변부의 절연층을 노출시키는 최종 커패시터 홀을 형성한다. 상기 최종 커패시터 홀이 형성된 반도체기판을 산화막 세정액으로 세정하여 상기 노출된 콘택 플러그 상부의 자연산화막을 제거한다.
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公开(公告)号：KR1020040041987A
公开(公告)日：2004-05-20
申请号：KR1020020070101
申请日：2002-11-12
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: PURPOSE: A photo mask set used for manufacturing a semiconductor device is provided to be capable of minimizing the leakage current of the semiconductor device for improving quiescent current characteristics and preventing the malfunction of a CMOS(Complementary Metal Oxide Semiconductor) gate. CONSTITUTION: A photo mask set is provided with the first active pattern(55a) having the first and second region(91,93), and the second active pattern(55b) enclosed with the first and second region of the first active pattern. At this time, the first and second region are bar type structures. At the time, the first and second region have the first and second inner side(91a,93a), respectively. The second active pattern has the first and second side spaced apart from the first and second inner side of the first active pattern as much as the first and second distance(a,b), and the third side for connecting the first side with the second side.
Abstract translation: 目的：提供一种用于制造半导体器件的光掩模组，以能够使半导体器件的漏电流最小化，以提高静态电流特性并防止CMOS（互补金属氧化物半导体）门的故障。 构成：光掩模组具有第一有源图案（55a），第一有源图案（55a）具有第一和第二区域（91,93），第二有源图案（55b）被第一有源图案的第一和第二区域包围。 此时，第一和第二区域是条形结构。 此时，第一和第二区域分别具有第一和第二内侧（91a，93a）。 第二有源图形具有与第一和第二距离（a，b）一样多的与第一有源图案的第一和第二内侧间隔开的第一和第二侧，以及用于将第一侧与第二侧连接的第三侧 侧。
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Patent Agency Ranking
公开(公告)号：KR1020010105760A
公开(公告)日：2001-11-29
申请号：KR1020000026651
申请日：2000-05-18
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: The present invention is directed to a process comprised of a controllably variable liquid quenching means for metal alloys at or above the Leidenfrost temperature without metal alloy distortion.
Abstract translation: 本发明涉及一种方法，该方法包括一种可控制的可变液体淬火装置，用于在雷登呋霜温度以上或不高于金属合金变形时的金属合金。
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公开(公告)号：KR1019970006974B1
公开(公告)日：1997-05-01
申请号：KR1019930016697
申请日：1993-08-26
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: A capacitor forming method is provided to improve high cell capacitance of high density read only memory(RAM) device. The method comprises the steps of: forming a conductive layer(30) on a semiconductor substrate(10); forming a polysilicon layer(32) having HSG(hemi-spherical grain); forming an oxide layer(34) by oxidation the HSG polysilicon layer(32) and forming fine convex and concave on the surface of the conductive layer(30); removing the oxide layer(34); forming a storage electrode(100) by patterning the conductive layer(30) to cell unit; and sequentially forming dielectric layer(110) of O-N-O structure and a plate electrode(120) on the storage electrode(100). Thereby, it is possible to maximize the cell capacitance.
Abstract translation: 提供电容器形成方法来改善高密度只读存储器（RAM）器件的高单元电容。 该方法包括以下步骤：在半导体衬底（10）上形成导电层（30）; 形成具有HSG（半球形颗粒）的多晶硅层（32）; 通过氧化HSG多晶硅层（32）形成氧化物层（34）并在导电层（30）的表面上形成微小的凹凸; 去除氧化物层（34）; 通过将导电层（30）图案化成电池单元来形成存储电极（100）; 并且在所述存储电极（100）上依次形成O-N-O结构的介质层（110）和平板电极（120）。 因此，可以使单元电容最大化。
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公开(公告)号：KR1019960010002B1
公开(公告)日：1996-07-25
申请号：KR1019920016302
申请日：1992-09-07
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: forming a conducting layer (40) on a semiconductor substrate (10); forming a first epilayer (50) on the conducting layer (40); forming a polycrystalline silicon layer having Hemi-Spherical Grain (HSG) (80); forming a first epilayer pattern (50a) by etching the first epilayer using HSG layer (80) as mask; etching the conducting layer (40) anisotropically using the first epilayer pattern (50a) as mask.
Abstract translation: 在半导体衬底（10）上形成导电层（40）; 在所述导电层（40）上形成第一外延层（50）; 形成具有半球形颗粒（HSG）（80）的多晶硅层; 通过使用HSG层（80）作为掩模蚀刻第一外延层来形成第一外延层图案（50a）; 使用第一外延层图案（50a）作为掩模，各向异性地蚀刻导电层（40）。
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公开(公告)号：KR1019950007101A
公开(公告)日：1995-03-21
申请号：KR1019930016697
申请日：1993-08-26
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 반도체장치의 커패시터 제조방법이 개시되어 있다. 반도체기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 반구모양의 그레인을 갖는 다결정실리콘층을 형성하는 단계; 상기 반구모양의 그레인을 갖는 다결정실리콘층을 산화시켜서 산화층을 형성함과 동시에, 상기 도전층의 표면에 다수의 미세한 요철들을 형성하는 단계; 상기 산화층을 제거하는 단계; 상기 도전층을 각 셀 단위로 한정되도록 패터닝함으로써, 커패시터의 제1전극을 형성하는 단계; 및 상기 제1전극 전면에 커패시터의 유전체막 및 제2전극을 차례로 형성하는 단계를 구비한다.
커패시터 제1전극의 표면에 다수의 미세한 요철들이 형성되므로 고용량의 셀 커패시턴스를 확보할 수 있다.
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