公开(公告)号：KR1020130106689A

公开(公告)日：2013-09-30

申请号：KR1020120028415

申请日：2012-03-20

Applicant: 삼성전자주식회사

Inventor： 장세명 ,  한상현 ,  반효동

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/088 ,  H01L21/823456 ,  H01L21/823481 ,  H01L29/0619

Abstract: PURPOSE: A semiconductor device including a buried gate structure and a manufacturing method thereof are provided to facilitate a patterning process by including a guard ring on an interface area. CONSTITUTION: A substrate is classified into a cell area, a peripheral circuit area, and an interface area. The interface area is formed between the cell area and the peripheral circuit area. A guard ring (106) is formed on the interface area. A first gate structure (120) is formed on the cell area. A second gate structure (150) is formed on the peripheral circuit area.

Abstract translation: 目的：提供一种包括掩埋栅极结构及其制造方法的半导体器件，以通过在接口区域上包括保护环来促进图案化处理。 构成：将基板分为单元区域，外围电路区域和界面区域。 接口区域形成在单元区域和外围电路区域之间。 保护环（106）形成在接口区域上。 在单元区域上形成第一栅极结构（120）。 第二栅极结构（150）形成在外围电路区域上。

公开(公告)号：KR1020040081984A

公开(公告)日：2004-09-23

申请号：KR1020030016611

申请日：2003-03-17

Applicant: 삼성전자주식회사

Inventor： 반효동 ,  이호욱

IPC: H01L27/10

CPC classification number: H01L27/105 ,  H01L21/76834 ,  H01L21/76897 ,  H01L27/1052

Abstract: PURPOSE: A semiconductor device having double capping layer patterns and a fabricating method thereof are provided to obtain uniform contact holes by using the double capping layer patterns. CONSTITUTION: A semiconductor substrate includes a cell array region(F) and a peripheral circuit region(G). A plurality of word lines patterns(140) are arranged on the semiconductor substrate within the cell array region and are formed with stacked word lines and word line capping layer patterns. One or more gate patterns(140-1) are arranged on the semiconductor substrate within the peripheral circuit region and are formed with stacked gate electrodes and gate capping layer patterns. An etch ratio of the gate capping layer patterns is different from an etch ratio of the word line capping layer patterns. A plurality of gate spacers(144) are formed on sidewalls of the word line patterns and sidewalls of the gate patterns. A pad interlayer dielectric(148) and a bit line interlayer dielectric(176) are sequentially stacked on the semiconductor substrate having the gate spacers. Each etch ratio of the pad interlayer dielectric(148) and the bit line interlayer dielectric is equal to the etch ratio of the gate capping layer patterns. A cell contact hole(176) is formed across a predetermined region between the word line patterns through the bit line interlayer dielectric and the pad interlayer dielectric. A peripheral circuit contact hole(180-1) is used for exposing the gate electrode through the bit line interlayer dielectric, the pad interlayer dielectric, and the gate capping layer patterns.

Abstract translation: 目的：提供具有双重盖层图案的半导体器件及其制造方法，以通过使用双重覆盖层图案来获得均匀的接触孔。 构成：半导体衬底包括电池阵列区域（F）和外围电路区域（G）。 在单元阵列区域中的半导体衬底上布置有多个字线图案（140），并且形成有堆叠字线和字线覆盖层图案。 一个或多个栅极图案（140-1）布置在外围电路区域中的半导体衬底上，并且形成有堆叠的栅电极和栅极覆盖层图案。 栅极覆盖层图案的蚀刻比不同于字线封盖层图案的蚀刻比。 多个栅极间隔物（144）形成在栅极图案的字线图案和侧壁的侧壁上。 衬垫层间电介质（148）和位线层间电介质（176）依次层叠在具有栅极间隔物的半导体衬底上。 衬垫层间电介质（148）和位线层间电介质的每个蚀刻比等于栅极覆盖层图案的蚀刻比。 通过位线层间电介质和焊盘层间电介质在字线图案之间的预定区域上形成单元接触孔（176）。 外围电路接触孔（180-1）用于通过位线层间电介质，焊盘层间电介质和栅极覆盖层图案露出栅电极。

公开(公告)号：KR100314133B1

公开(公告)日：2001-11-15

申请号：KR1019990052997

申请日：1999-11-26

Applicant: 삼성전자주식회사

Inventor： 민은영 ,  박영훈 ,  이치훈 ,  반효동

IPC: H01L21/31

CPC classification number: H01L23/26 ,  H01L23/3178 ,  H01L2924/0002 ,  H01L2924/19041 ,  H01L2924/00

Abstract: 본발명은반도체칩의가장자리에흡습방지막을형성한반도체칩 및이 흡습방지막의형성방법을개시한다. 본발명에따른반도체칩은, 내부에소정의소자들이형성되고최상층은패시베이션막으로덮여있는반도체칩의가장자리에인접하여층간절연막을소정깊이로식각하여이루어진트렌치가형성되고, 반도체칩의가장자리를통한습기의침투를방지하기위하여트렌치내부를전부메우거나트렌치의측벽에소정두께로흡습방지막이형성된다. 본발명에따르면, 별도의공정추가없이기존의반도체칩 제조공정을그대로이용하면서칩 가장자리에흡습방지막을형성함으로써, 칩가장자리를통한습기의침투를효율적으로차단할수 있다.

公开(公告)号：KR1020010077889A

公开(公告)日：2001-08-20

申请号：KR1020000058121

申请日：2000-10-04

Applicant: 삼성전자주식회사

Inventor： 박영훈 ,  이지훈 ,  한명희 ,  반효동 ,  민은영 ,  장원희

IPC: H01L27/10

Abstract: PURPOSE: A method for forming a contact of a semiconductor device is provided to decrease the ohmic contact resistance between a material layer exposed via the contact and a material layer to fill the contact by increasing the density of conductive impurity in the only contact. CONSTITUTION: A pad polysilicon layer(32) is formed on an active region(12) of a cell array. When a spacer(30) is formed on an NMOS transistor region, the upper side of a gate of the cell array region is open and the spacer(30) is etched. Therefore, a gate capping insulating film(22) is left in the cell array region, the active region(12) of the NMOS transistor and a contact region of a gate node by a depth. Next, by ion-injecting a conductive impurity, ions are injected on a direct pad polysilicon layer of the cell array region and a buried pad polysilicon layer simultaneously. The conductive impurity is passed through the remaining gate capping insulating film(22) to inject on the upper side of the gate, so that the contact resistance is decreased.

Abstract translation: 目的：提供一种用于形成半导体器件的接触的方法，以通过增加唯一接触中的导电杂质的密度来降低通过接触露出的材料层和材料层之间的欧姆接触电阻以填充接触。 构成：在电池阵列的有源区（12）上形成焊盘多晶硅层（32）。 当在NMOS晶体管区域上形成间隔物（30）时，电池阵列区域的栅极的上侧开放，并且间隔物（30）被蚀刻。 因此，栅极封装绝缘膜（22）留在电池阵列区域中，NMOS晶体管的有源区（12）和栅极节点的接触区域一定深度。 接下来，通过离子注入导电杂质，离子同时注入到电池阵列区域的直接焊盘多晶硅层和埋焊层多晶硅层。 导电杂质通过剩余的栅极覆盖绝缘膜（22）以注入到栅极的上侧，使得接触电阻降低。

公开(公告)号：KR1019990017572A

公开(公告)日：1999-03-15

申请号：KR1019970040550

申请日：1997-08-25

Applicant: 삼성전자주식회사

Inventor： 반효동

IPC: H01L27/108

Abstract: 고집적 반도체 메모리 소자의 캐패시턴스를 증대시키기 위한 스토리지 노드 층의 형성방법이 개시된다. 개시된 방법은 억세스 트랜지스터의 상부를 덮는 층간 절연막의 소정부위에 형성된 콘택홀을 통하여 상기 억세스 트랜지스터의 활성영역과 접촉되고 상기 층간 절연막의 상부를 덮는 도우프드 폴리실리콘층을 형성하는 단계와, 상기 도우프드 폴리실리콘층을 실린더 캐패시터 형태의 스토리지 노드 층으로 만들기 위하여 사진식각공정을 부분적으로 수행하여 설정된 사이즈의 홈만을 상기 폴리실리콘층의 일부에 우선적으로 형성하는 단계와, 상기 홈이 형성되지 아니한 상기 폴리실리콘층의 상부에 있는 감광막을 제거한 후 사진식각공정을 수행하여 상기 스토리지 노드 층의 전체 모양 및 사이즈를 최종적으로 형성하는 단계를 가짐을 특징으로 한다.

公开(公告)号：KR1019980046070A

公开(公告)日：1998-09-15

申请号：KR1019960064355

申请日：1996-12-11

Applicant: 삼성전자주식회사

Inventor： 반효동 ,  이원성

IPC: H01L23/28

Abstract: 본 발명은 반도체장치의 비트라인 형성방법에 관해 개시한다.
다마신 비트라인 패턴을 형성하기 위한 공정에서 종래의 유기 반사방지막 대신 무기 반사방지막을 사용한다. 더욱이 방사방지막을 종래처럼 절연막과 감광막 사이에 형성하지 않고 패드층과 절연막 사이에 형성하여 반사방지막으로서 사용할 뿐만 아니라 식각저지층으로도 사용한다.
따라서 비트라인 패턴을 위한 감광막 패턴의 프로화일을 개선하여 균일한 두께를 갖는 다마신 비트라인 패턴을 형성할 수 있으며, 제조공정을 간단하게할 수 있고 공정 마진을 넓게할 수 있다.

公开(公告)号：KR101661305B1

公开(公告)日：2016-09-30

申请号：KR1020100078486

申请日：2010-08-13

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  반효동 ,  김현철 ,  이현주

IPC: H01L27/108 ,  H01L49/02 ,  H01L21/205

CPC classification number: H01L27/108 ,  H01L21/205 ,  H01L27/10817 ,  H01L27/10852 ,  H01L27/10894 ,  H01L28/91

Abstract: 셀영역과코어/페리영역에서단차를이루는신호전달도전층을포함하는커패시터를포함하는반도체메모리소자의구조및 방법이개시된다. 셀어레이영역과코어/페리영역이구분되는반도체기판에서셀 어레이영역및 상기코어/페리영역에걸쳐서상부표면이수직적으로동일레벨의제1 높이를이루는하부층을포함하며, 셀어레이영역내에서제1 높이이하의위치에셀 어레이신호전달도전층이형성되고, 코어/페리영역내에서상기제1 높이이상의위치에셀 어레이신호전달도전층과전기적으로접속된코어/페리신호전달도전층을포함한다. 코어/페리신호전달도전층을덮으면서반도체기판의전면에걸쳐서표면평탄화된제1 절연몰드층과, 제1 절연몰드층상에형성된제1 스토퍼층을포함하며, 제1 스토퍼층및 제1 절연몰드층을관통하면서커패시터의스토리지전극이형성된다.

公开(公告)号：KR1020000027444A

公开(公告)日：2000-05-15

申请号：KR1019980045375

申请日：1998-10-28

Applicant: 삼성전자주식회사

Inventor： 반효동

IPC: H01L21/28

Abstract: PURPOSE: A method for forming contact holes of a semiconductor device is provided to prevent an upper profile from being inclined and a storage electrode from being damaged by forming a side wall insulating layer using a dual-layer of a polysilicon and an insulating layer. CONSTITUTION: In a method for forming contact holes of a semiconductor device, an active area and a device isolation area are first formed on a semiconductor substrate(200), then a gate electrode and a transistor having source and drain electrodes are formed on the active area with a gate insulating layer interposed. Next, an interlayer dielectric layer is deposited on the transistor and the interlayer dielectric layer is etched to form opening extending to a source area, after which a side wall interlayer dielectric layer layer(320) is formed using a polysilicon to prevent the opening from being damaged. Finally, after a conductive layer is deposited on the substrate, the conductive layer is patterned to form a buried contact hole(324) and a lower electrode of a capacitor.

Abstract translation: 目的：提供一种用于形成半导体器件的接触孔的方法，以防止上部轮廓倾斜，并且通过使用多晶硅和绝缘层的双层形成侧壁绝缘层来损坏存储电极。 构成：在半导体器件的形成接触孔的方法中，首先在半导体衬底（200）上形成有源区和器件隔离区，然后在活性层上形成具有源电极和漏电极的栅电极和晶体管 插入有栅极绝缘层的区域。 接下来，在晶体管上沉积层间电介质层，蚀刻层间电介质层以形成延伸到源区的开口，之后使用多晶硅形成侧壁层间电介质层（320），以防止开口 破损。 最后，在导电层沉积在衬底上之后，对导电层进行构图以形成电容器的埋入接触孔（324）和下电极。

公开(公告)号：KR1019990033869A

公开(公告)日：1999-05-15

申请号：KR1019970055304

申请日：1997-10-27

Applicant: 삼성전자주식회사

Inventor： 반효동

IPC: H01L21/28

Abstract: 반도체 장치의 셀프-얼라인 콘택 형성방법이 개시되어 있다. 반도체 기판의 상부에 액티브 영역과 소자분리 영역을 형성한 후, 상기 기판의 상부에 워드라인으로 제공되는 게이트를 형성한다. 상기 게이트의 측벽에 질화막 스페이서를 형성하고, 결과물의 전면에 질화막을 증착하여 식각 저지층을 형성한다. 상기 식각 저지층의 상부에 층간 절연막을 형성한 후, 상기 층간 절연막을 선택적으로 식각하여 상기 게이트들 사이의 반도체 기판을 노출시키는 셀프-얼라인 콘택을 형성한다. 상 식각 저지층을 제거한다. 액티브 영역의 상부에 질화막으로 이루어진 얇은 식각 저지층을 형성함으로써, 상기 콘택이 액티브 영역에 대해 미스얼라인되더라도 상기 식각 저지층에 의해 소자 분리막이 컷팅되지 않도록 보호할 수 있다. 따라서, 인접한 셀과의 분리 특성의 저하로 인한 리프레쉬나 대기상태 오류 등의 불량을 방지할 수 있다.

公开(公告)号：KR1019990031225A

公开(公告)日：1999-05-06

申请号：KR1019970051859

申请日：1997-10-09

Applicant: 삼성전자주식회사

Inventor： 반효동

IPC: H01L21/28

Abstract: 다이나믹 랜덤 억세스 메모리용 셀의 제조시 메탈 콘택 홀내의 질화막 턱을 제거하는 콘택제조 방법이 개시된다. 개시된 방법은, 배리어 메탈에 대한 리프팅 현상을 방지하기 위해 2중 건식식각으로 상기 메탈 콘택 홀을 형성한 후, 산화막 사이의 질화막을 인산을 이용하여 식각함에 의해 질화막 턱이 제거되도록 하는 것을 특징으로 한다.