公开(公告)号：KR1020050015498A

公开(公告)日：2005-02-21

申请号：KR1020030054346

申请日：2003-08-06

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  박원호 ,  김병호

IPC: H01L27/112

CPC classification number: H01L27/11266 ,  H01L21/823462 ,  H01L27/105 ,  H01L27/112 ,  H01L27/11293

Abstract: PURPOSE: A method of fabricating an NOR type mask ROM device and a semiconductor device including the same are provided to reduce the fabricating cost by reducing a TAT(Turn-Around Time) without using an additional reticle for coating. CONSTITUTION: A first gate electrode(122a) for forming an off-cell and a second gate electrode(122b) for forming an on-cell are formed on a first conductive type semiconductor substrate. Second conductive type impurity ions are implanted into one side of the first gate electrode in order to form a plurality of source/drain junction regions and coat a mask ROM. The first conductive type and the second conductive type are a P type and an N+ type, respectively.

Abstract translation: 目的：提供一种制造NOR型掩模ROM器件及其半导体器件的方法，通过减少TAT（转向时间）来降低制造成本，而不需要使用额外的掩模用于涂覆。 构成：在第一导电型半导体衬底上形成用于形成截止电池的第一栅电极（122a）和用于形成电池的第二栅电极（122b）。 第二导电型杂质离子注入到第一栅电极的一侧，以便形成多个源极/漏极结区域并涂覆掩模ROM。 第一导电类型和第二导电类型分别是P型和N +型。

公开(公告)号：KR1020010036254A

公开(公告)日：2001-05-07

申请号：KR1019990043190

申请日：1999-10-07

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11519 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/7883

Abstract: PURPOSE: An EEPROM(Electrically Erasable Programmable Read Only Memory) device and a method for manufacturing the same are provided to reduce a size of a cell by decreasing an active region. CONSTITUTION: A tunnel ion injection region is formed on a part of an active region(120) including a tunnel region(32). A tunnel insulating layer is formed on a part of the active region(120) corresponding to the tunnel region(32). A gate insulating layer is formed partially at the active region(120) of an outside of the tunnel region(32). A floating gate(22) is formed on the tunnel region(32) and the active region(120). A control gate(24) is formed by inserting an insulating layer on the floating gate(22). A selective gate(36) is formed on the gate insulating layer.

Abstract translation: 目的：提供EEPROM（电可擦除可编程只读存储器）器件及其制造方法，以通过减少有源区来减小单元的尺寸。 构成：在包括隧道区域（32）的有源区域（120）的一部分上形成隧道离子注入区域。 隧道绝缘层形成在对应于隧道区域（32）的有源区域（120）的一部分上。 栅极绝缘层部分地形成在隧道区域（32）的外部的有源区域（120）处。 浮动栅极（22）形成在隧道区域（32）和有源区域（120）上。 通过在浮动栅极（22）上插入绝缘层来形成控制栅极（24）。 选择栅极（36）形成在栅极绝缘层上。

公开(公告)号：KR1020010009702A

公开(公告)日：2001-02-05

申请号：KR1019990028217

申请日：1999-07-13

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: G11C16/00

CPC classification number: H01L29/42324 ,  H01L29/7883

Abstract: PURPOSE: A nonvolatile memory device is provided to prevent generation of a bad program generating in the overwriting process CONSTITUTION: A nonvolatile memory device includes a junction(104) formed on a predetermined part in a semiconductor substrate(100), a source(116) formed in the substrate of one side of the junction so that be separated with the junction as a predetermined distance, a drain(118) formed in the substrate of other side of the junction so that be separated with the junction as a predetermined distance, a sense transistor, a select transistor, and a transistor for overwriting. The sense transistor on the first gate insulating film is interposed on the substrate between the junction and the drain and has a gate having a stacked structure, the first conductive film/an interlayer dielectric film/the second conductive film. The select transistor on that the second gate insulating film is interposed on the substrate between the junction and the drain and has a gate of a single layer consisting of the second conductive film. The transistor for overwriting is that the second gate insulating film is interposed on the substrate between the source and the sense transistor and has a gate, which is connected to the second conductive film consisting of the sense transistor as one body, of a single layer consisting of the second conductive film.

Abstract translation: 目的：提供一种非易失性存储器件，用于防止在重写过程中产生坏的程序。在非易失性存储器件中，包括形成在半导体衬底（100）中的预定部分上的结（104），源（116） 形成在该接合部的一侧的基板中，以便以该接合部分隔预定的距离，形成在该接合部的另一侧的基板中的排出部（118），以便以该连接点分隔一定距离， 感测晶体管，选择晶体管和用于重写的晶体管。 第一栅极绝缘膜上的感测晶体管插入在结和漏极之间的衬底上，并且具有堆叠结构的栅极，第一导电膜/层间电介质膜/第二导电膜。 第二栅极绝缘膜上的选择晶体管插入在结和漏极之间的衬底上，并且具有由第二导电膜构成的单层的栅极。 用于重写的晶体管是第二栅极绝缘膜插入在源极和感测晶体管之间的衬底上，并且具有连接到由作为一体的感测晶体管组成的第二导电膜的栅极，单层包括 的第二导电膜。

公开(公告)号：KR1020000034092A

公开(公告)日：2000-06-15

申请号：KR1019980051277

申请日：1998-11-27

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  박원호

IPC: H01L29/788

Abstract: PURPOSE: A nonvolatile semiconductor memory device and a fabrication method thereof are provided to decrease cell size and simplify fabrication process. CONSTITUTION: A memory device comprises a memory transistor(101) and a select transistor(102). A field oxide layer(104) is formed on a semiconductor substrate(100) to define an active region(103) and an inactive region. The field oxide layer(104) includes an isolated active region(T4) having a tunnel oxide layer(107). A floating gate(108) is formed on the tunnel oxide layer(107), overlapped with the field oxide layer(104). An insulating layer(109) covers the floating gate(108) and a sense gate(111a) is then formed on the insulating layer(109). A source(112a) and a drain(112b) of the memory transistor(101) are formed in the active region(103) apart from both sides of the isolated active region(T4). A doped region(106) is formed below the isolated active region(T4) and the drain(112b). The select transistor(102) includes a gate oxide layer(110) formed on the substrate(100) and a select gate(111b) formed on the gate oxide layer(110). A source(112b) and a drain(112c) of the select transistor(102) are formed at both sides of the select gate(111b). The source(112b) of the select transistor(102) and the drain(112b) of the memory transistor(101) have common region. In this memory device, since the isolated active region(T4) is employed for the tunnel oxide layer(107), cell size can be decreased.

Abstract translation: 目的：提供一种非易失性半导体存储器件及其制造方法，以减小电池尺寸并简化制造工艺。 构成：存储器件包括存储晶体管（101）和选择晶体管（102）。 在半导体衬底（100）上形成场氧化物层（104）以限定有源区（103）和非活性区。 场氧化物层（104）包括具有隧道氧化物层（107）的隔离有源区（T4）。 在隧道氧化物层（107）上形成浮栅（108），与场氧化物层（104）重叠。 绝缘层（109）覆盖浮动栅极（108），然后在绝缘层（109）上形成感测栅极（111a）。 存储晶体管（101）的源极（112a）和漏极（112b）在隔离有源区域（T4）的两侧分开形成在有源区域（103）中。 掺杂区（106）形成在隔离有源区（T4）和漏极（112b）的下方。 选择晶体管（102）包括在基板（100）上形成的栅极氧化物层（110）和形成在栅极氧化物层（110）上的选择栅极（111b）。 选择晶体管（102）的源极（112b）和漏极（112c）形成在选择栅极（111b）的两侧。 选择晶体管（102）的源极（112b）和存储晶体管（101）的漏极（112b）具有公共区域。 在该存储器件中，由于隔离有源区（T4）用于隧道氧化物层（107），因此可以减小电池尺寸。

公开(公告)号：KR100219534B1

公开(公告)日：1999-09-01

申请号：KR1019970002976

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L21/8239

Abstract: 셀의 면적을 증가시키지 않고 과도 소거(over erase)에 의하여 판독시에 오동작(read-disturbance)이 발생하는 문제를 해결할 수 있는 플래시 메모리 장치 및 그 제조 방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 제1 도전형 불순물을 갖는 반도체 기판의 소정 영역에 각각 분리되어 형성된 제2 도전형 불순물을 갖는 소오스 및 드레인 영역과, 상기 반도체 기판 상의 소오스 및 드레인 영역 사이에서 각각의 이격 거리를 두고 일정한 두께를 갖도록 형성된 제1 절연막과, 상기 제1 절연막의 상부에 형성된 워드 라인(word line)용 제1 도전층과, 상기 제1 도전층의 상부 및 양측벽을 감싸고 제1 절연막의 측벽을 감싸고 반도체 기판의 상부 및 소오스 및 드레인 영역 소정 부위 상에 형성된 제2 절연막과, 상기 제2 절연막의 상부에 형성된 부유 게이트(Floating gate)용 제2 도전층을 구비하는 것을 특징으로 하는 플래시 메모리 소자 및 그 제조 방법을 제공한다. 따라서, 플래시 메모리 에 있어서, 메모리 셀의 데이터를 판독시에 오동작(read-disturbance)을 예방하고, 공정의 시간과 비용을 절감하면서 셀의 면적을 최소화할 수 있다,

公开(公告)号：KR1019990047645A

公开(公告)日：1999-07-05

申请号：KR1019970066147

申请日：1997-12-05

Applicant: 삼성전자주식회사

Inventor： 최태이 ,  박원호

IPC: H01L27/115

Abstract: 본 발명은 프로그램 경로와 리드 경로가 되는 액티브 영역이 비트라인에서 분리 형성되고 워드라인이 패스 트랜지스터의 게이트로 형성된 불휘발성 메모리가 내장된 모스펫에 관한 것으로, 반도체 기판의 상부에 프로그램 경로와 리드 경로, 비트라인과 비트라인 및 각 소자간의 분리 구조를 형성하는 1단계, 상기 결과물 상부에 제1게이트산화막을 형성하는 2단계, 상기 결과물의 터널산화막이 형성될 하단부에 불순물을 도핑하여 터널정션을 형성하는 3단계, 상기 터널정션 상부의 제1게이트산화막을 일부 오픈한 후 여기에 터널산화막을 형성하는 4단계, 상기 결과물 상부에 제1전도층과 층간절연막을 전면 적층한 후 이를 동시에 선택 식각하여 플로팅게이트를 형성하는 5단계, 워드라인과 모스펫 형성 영역의 상부에 제2게이트산화막을 형성하는 6단� ��, 상기 결과물 상부에 제2도전층을 전면 적층한 후 이를 선택적으로 식각하여 워드라인과 모스펫의 게이트를 형성하는 7단계, 및 불순물을 도핑하여 비트라인, 공통접지 및 모스펫의 소스/드레인 영역을 형성하는 8단계를 포함하는 공정에 의해서 제조된다. 이 방법에 의하면 모스 트랜지스터를 형성하기 위한 마스크가 따로 사용되지 않고 셀과 동일 마스크을 사용하기 때문에 제조시간과 비용이 줄어들게 된다.

公开(公告)号：KR1019990024472A

公开(公告)日：1999-04-06

申请号：KR1019970045592

申请日：1997-09-03

Applicant: 삼성전자주식회사

Inventor： 최태이 ,  박원호

IPC: H01L27/115

Abstract: 본 발명은 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 특히 비트 라인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 선택 트랜지스터와, 상기 선택 트랜지스터의 소스에 연결된 드레인, 절연막으로 둘러싸인 부유 게이트, 상기 부유 게이트를 제어하고자 센스 라인에 연결된 제어 게이트, 소스를 가지는 셀 트랜지스터와, 상기 비트 라인에 연결됨과 동시에 상기 선택 트랜지스터의 드레인에 연결된 드레인, 워드 라인에 연결된 게이트, 소스를 가지는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 소스에 연결된 드레인, 센스 라인에 연결된 제어 게이트, 상기 셀 트랜지스터의 부유 게이트와 일체로 형성된 부유 게이트, 소스를 가지는 제 2 트랜지스터와, 상기 제 2 트랜지스터의 소스에 연결된 드레인, 제어 라인� �� 연결된 게이트, 공통 접지에 연결된 소스를 가지는 제어 트랜지스터를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1019990024471A

公开(公告)日：1999-04-06

申请号：KR1019970045591

申请日：1997-09-03

Applicant: 삼성전자주식회사

Inventor： 박원호

IPC: H01L27/115

Abstract: 본 발명은 플래시 메모리를 구비한 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 워드 라인에 연결되며 층간 절연막으로 전면이 둘러 싸인 제어 게이트와, 전기적으로 부유되며 상기 제어 게이트에 중첩하도록 상기 층간 절연막 상측면에 형성되면서 소스 방향보다 드레인 방향이 더 넓게 도포된 부유 게이트와, 기판과 접촉되는 상기 부유 게이트 하부에 상기 제어 게이트 하부의 절연막보다 더 얇은 절연막을 구비하는 것을 특징으로 한다. 따라서, 본 발명은 1 개의 마스크로 패스 트랜지스터의 역할을 수행하면서 데이터의 기록 및 소거하는 셀 트랜지스터의 부유 게이트와 주변 회로 영역의 게이트를 동시에 형성한다.

公开(公告)号：KR1019990024470A

公开(公告)日：1999-04-06

申请号：KR1019970045590

申请日：1997-09-03

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/115

Abstract: 본 발명은 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 특히 상기 비휘발성 메모리 장치의 단위 셀은 비트라인에 연결된 드레인, 워드라인에 연결된 게이트, 소스를 가지는 선택 트랜지스터와, 상기 선택 트랜지스터의 소스에 연결된 드레인, 채널 주입 전자를 축적시키는 부유 게이트, 센스라인에 연결된 제어 게이트, 소스를 가지는 셀 트랜지스터와, 상기 셀 트랜지스터의 소스에 연결된 드레인, 제어라인에 연결된 게이트, 공통 접지라인에 연결된 소스를 가지는 제어 트랜지스터를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1019980067104A

公开(公告)日：1998-10-15

申请号：KR1019970002976

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L21/8239

Abstract: 셀의 면적을 증가시키지 않고 과도 소거(over erase)에 의하여 판독시에 오동작(read-disturbance)이 발생하는 문제를 해결할 수 있는 플래시 메모리 장치 및 그 제조 방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 제1 도전형 불순물을 갖는 반도체 기판의 소정 영역에 각각 분리되어 형성된 제2 도전형 불순물을 갖는 소오스 및 드레인 영역과, 상기 반도체 기판 상의 소오스 및 드레인 영역 사이에서 각각의 이격 거리를 두고 일정한 두께를 갖도록 형성된 제1 절연막과, 상기 제1 절연막의 상부에 형성된 워드 라인(word line)용 제1 도전층과, 상기 제1 도전층의 상부 및 양측벽을 감싸고 제1 절연막의 측벽을 감싸고 반도체 기판의 상부 및 소오스 및 드레인 영역 소정 부위 상에 형성된 제2 절연막과, 상기 제2 절연막의 상부에 형성된 부유 게이트(Floating gate)용 제2 도전층을 구비하는 것을 특징으로 하는 플래시 메모리 소자 및 그 제조 방법을 제공한다. 따라서, 플래시 메모리 에 있어서, 메모리 셀의 데이터를 판독시에 오동작(read-disturbance)을 예방하고, 공정의 시간과 비용을 절감하면서 셀의 면적을 최소화할 수 있다,