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公开(公告)号：KR1020140099728A
公开(公告)日：2014-08-13
申请号：KR1020130012495
申请日：2013-02-04
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/11521 , G11C16/0408 , H01L21/28273 , H01L29/42328 , H01L29/42336 , H01L29/66825 , H01L29/7881 , H01L21/76224 , H01L27/11524 , H01L27/11526
Abstract: The purpose of the present invention is to provide a nonvolatile memory device capable of improving the efficiency of program and erase, improving the reliability, and reducing the size of a device by using an edge structure formed in a substrate. The nonvolatile memory device comprises a substrate; a trench formed in the substrate; a first gate pattern including a first lower gate electrode with a first portion formed in the trench and a second portion protruding from the substrate; a second gate pattern adjacent to one side of the first gate pattern and including a second gate electrode which is formed on the substrate and is insulated from the first gate pattern; and an impurity region formed on the other side of the first gate pattern, opposite to the one side of the first gate pattern and overlapping a portion of the trench.
Abstract translation: 本发明的目的是提供一种能够通过使用形成在基板中的边缘结构来提高编程和擦除效率，提高可靠性和减小器件尺寸的非易失性存储器件。 非易失性存储器件包括衬底; 在衬底中形成的沟槽; 第一栅极图案，包括形成在沟槽中的第一部分的第一下部栅电极和从衬底突出的第二部分; 第二栅极图案，与第一栅极图案的一侧相邻并且包括形成在基板上并与第一栅极图案绝缘的第二栅电极; 以及形成在第一栅极图案的另一侧上的与第一栅极图案的一侧相对并且与沟槽的一部分重叠的杂质区域。
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公开(公告)号：KR101416248B1
公开(公告)日：2014-07-07
申请号：KR1020070043399
申请日：2007-05-04
Applicant: 삼성전자주식회사
Inventor： 박원호
CPC classification number: Y02D10/13
Abstract: 본 발명은 데이터 처리장치 및 그 데이터 처리방법에 관한 것이다. 본 발명은 캐쉬 메모리를 포함하는 복수의 프로세서를 가지는 데이터 처리장치에 있어서, 상기 각 프로세서는, 다른 프로세서가 요청하는 데이터가 당해 프로세서의 상기 캐쉬 메모리에 저장되어 있는지 여부를 저장하는 저장부를 포함하고, 상기 저장된 정보에 기초하여 상기 당해 프로세서가 요청하는 데이터가 상기 다른 프로세서의 상기 캐쉬 메모리에 저장되어 있지 않은 경우, 메인메모리에 데이터를 요청하는 것을 특징으로 한다. 이에 의하여, 캐쉬 메모리에 접근하는 회수를 줄여 연산속도를 빠르게 하고 전원의 소비를 절약할 수 있다.
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公开(公告)号：KR1020130081074A
公开(公告)日：2013-07-16
申请号：KR1020120002044
申请日：2012-01-06
Applicant: 삼성전자주식회사
CPC classification number: G11C16/0433
Abstract: PURPOSE: A 2-transistor flash memory and a programming method of the 2-transistor flash memory are provided to improve reliability by floating a control gate of a cell transistor of an unselected memory cell located in a different row from a row of a selected memory cell in a programming process. CONSTITUTION: A row driver (120) is connected to selection transistors and cell transistors of memory cells located in the same row. A read and write circuit (140) is connected to the memory cells located in the same column and controls byte selection transistors. A control logic (160) delivers high voltage to the row driver, the read and write circuit and a memory cell array. The row driver and the read and write circuit apply voltage to float a control gate of the cell transistor of an unselected memory cell located in a different row from a row of a selected memory cell in a programming progress.
Abstract translation: 目的：提供2晶体管闪存和2晶体管闪存的编程方法，以通过将位于不同行的未选择存储单元的单元晶体管的控制栅极与所选择的存储器的行进行浮置来提高可靠性 单元格在编程过程中。 构成：行驱动器（120）连接到位于同一行的存储单元的选择晶体管和单元晶体管。 读写电路（140）连接到位于同一列中的存储器单元，并控制字节选择晶体管。 控制逻辑（160）向行驱动器，读写电路和存储单元阵列传送高电压。 在编程进程中，行驱动器和读写电路施加电压以将位于不同行中的未选定存储单元的单元晶体管的控制栅极与所选择的存储单元的行进行浮置。
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公开(公告)号：KR1020100088960A
公开(公告)日：2010-08-11
申请号：KR1020090008123
申请日：2009-02-02
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/76229 , H01L21/76
Abstract: PURPOSE: A method for forming an element isolation structure of a semiconductor device is provided to differentiate the depths of trenches by performing a patterning process twice. CONSTITUTION: A semiconductor substrate(21) is divided into a region I, a region II, and a region III. A pad oxide film(31) and a mask nitride film(32) are successively formed on the semiconductor substrate. A first photo-resist pattern(41) is formed on the mask nitride film. A hard mask pattern(33) is formed by partially eliminating the mask nitride film and the pad oxide film. The first photo-resist pattern and the hard mask pattern have openings(41A, 41B).
Abstract translation: 目的：提供一种用于形成半导体器件的元件隔离结构的方法，以通过执行图案化工艺两次来区分沟槽的深度。 构成：将半导体衬底（21）分为区域I，区域II和区域III。 衬底氧化膜（31）和掩模氮化物膜（32）依次形成在半导体衬底上。 在掩模氮化物膜上形成第一光刻胶图案（41）。 通过部分地去除掩模氮化物膜和衬垫氧化物膜来形成硬掩模图案（33）。 第一光刻胶图案和硬掩模图案具有开口（41A，41B）。
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公开(公告)号：KR100823164B1
公开(公告)日：2008-04-18
申请号：KR1020060112980
申请日：2006-11-15
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/7883 , G11C16/0441 , H01L21/28273 , H01L29/42328 , H01L29/66825 , G11C16/10
Abstract: A non-volatile memory device and a manufacturing method thereof are provided to improve the durability of device by not applying a high voltage to a drain region at programming and erasing operation. A floating gate(140a) is formed on a semiconductor substrate(100), and a gate insulating layer(110) is interposed between the substrate and the floating gate. A tunnel oxide layer(130) is provided between the substrate and the floating gate, and has a thickness thinner than the gate insulating layer. A first intergate insulating layer(150a) is formed on the floating gate, and a sensing gate(160a) is formed on the first intergate insulating layer to cover a portion of the floating gate. A control gate(180a) is formed to a portion of the floating gate, and a second intergate insulating layer(170) is formed between the control gate and the sensing gate and between the control gate and the floating gate.
Abstract translation: 提供一种非易失性存储器件及其制造方法，以通过在编程和擦除操作时不向漏极区域施加高电压来提高器件的耐久性。 在半导体衬底（100）上形成浮置栅极（140a），并且在衬底和浮置栅极之间插入栅极绝缘层（110）。 隧道氧化物层（130）设置在衬底和浮置栅极之间，并且具有比栅极绝缘层更薄的厚度。 第一隔间绝缘层（150a）形成在浮置栅极上，并且感测栅极（160a）形成在第一隔间绝缘层上以覆盖浮动栅极的一部分。 控制栅极（180a）形成在浮动栅极的一部分上，第二栅极间绝缘层（170）形成在控制栅极和检测栅极之间以及控制栅极和浮动栅极之间。
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Patent Agency Ranking
公开(公告)号：KR1020060111213A
公开(公告)日：2006-10-26
申请号：KR1020050033691
申请日：2005-04-22
Applicant: 삼성전자주식회사
Inventor： 박원호
CPC classification number: Y02D10/14
Abstract: A snoop filter in a multi-core system is provided to reduce the number of accesses to a tag RAM of an L2(Level) cache memory and reduce power consumption with the reduced accesses by replacing a function of the tag RAM with the snoop filter, and improve performance of the multi-core system by increasing an access speed of the snoop filter. Sub arrays(200a-200c) respectively include a present(210a-210c) array representing presence of all bits in an address index(290) stored in a cache tag RAM. The bits are represented as each cipher of the address index. The bit represented in the specific cipher matched with each sub array of the address index requested from the outside is determined. In case that any one bit among the bits represented in each cipher is not present in the sub array, snooping is interrupted. Each count array(230a-230c) represents the number of specific parts in the address index of requested data stored in the cache tag RAM.
Abstract translation: 提供多核系统中的窥探滤波器以减少对L2（Level）高速缓冲存储器的标签RAM的访问次数，并且通过用窥探滤波器替换标签RAM的功能来减少访问的功耗， 并通过提高窥探过滤器的访问速度来提高多核系统的性能。 子阵列（200a-200c）分别包括表示存储在高速缓存标签RAM中的地址索引（290）中的所有比特的存在的当前（210a-210c）阵列。 这些位被表示为地址索引的每个密码。 确定与从外部请求的地址索引的每个子阵列匹配的特定密码中所表示的比特。 在每个密码中表示的比特中的任一位在子阵列中不存在的情况下，中断窥探。 每个计数阵列（230a-230c）表示存储在高速缓存标签RAM中的请求数据的地址索引中的特定部分的数量。
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公开(公告)号：KR100611249B1
公开(公告)日：2006-08-10
申请号：KR1020050007567
申请日：2005-01-27
Applicant: 삼성전자주식회사
Abstract: 그래픽 처리 유닛이 개시된다. 본 발명에 따른 그래픽 처리 유닛은, 비트 단위로 비트맵 그래픽을 처리하는 그래픽 처리 유닛에 있어서, 시스템 버스를 통해 시스템 메모리로부터 데스티네이션 읽기 비트맵 이미지를 독출하는 데스티네이션 읽기 블록 컨트롤러, 데스티네이션 읽기 블록 컨트롤러에 의해 독출된 데스티네이션 읽기 비트맵 이미지에 대하여 논리연산을 수행하는 GPU코어, GPU코어에 의해 한 밴드의 처리가 완료되기 전까지의 데스티네이션 어드레스의 데이터를 저장하는 버퍼, 및 GPU코어에 의해 한 밴드의 처리가 완료된 경우에 버퍼에 저장된 데스티네이션 어드레스의 데이터를 시스템 버스를 통해 시스템 메모리에 기록하는 데스티네이션 쓰기 블록 컨트롤러를 포함한다.
GPU, 비트맵, 데스티네이션 비트맵, 시스템 버스, 트랜잭션-
公开(公告)号：KR1020060086678A
公开(公告)日：2006-08-01
申请号：KR1020050007567
申请日：2005-01-27
Applicant: 삼성전자주식회사
Abstract: 그래픽 처리 유닛이 개시된다. 본 발명에 따른 그래픽 처리 유닛은, 비트 단위로 비트맵 그래픽을 처리하는 그래픽 처리 유닛에 있어서, 시스템 버스를 통해 시스템 메모리로부터 데스티네이션 읽기 비트맵 이미지를 독출하는 데스티네이션 읽기 블록 컨트롤러, 데스티네이션 읽기 블록 컨트롤러에 의해 독출된 데스티네이션 읽기 비트맵 이미지에 대하여 논리연산을 수행하는 GPU코어, GPU코어에 의해 한 밴드의 처리가 완료되기 전까지의 데스티네이션 어드레스의 데이터를 저장하는 버퍼, 및 GPU코어에 의해 한 밴드의 처리가 완료된 경우에 버퍼에 저장된 데스티네이션 어드레스의 데이터를 시스템 버스를 통해 시스템 메모리에 기록하는 데스티네이션 쓰기 블록 컨트롤러를 포함한다.
GPU, 비트맵, 데스티네이션 비트맵, 시스템 버스, 트랜잭션-
公开(公告)号：KR1020060003485A
公开(公告)日：2006-01-11
申请号：KR1020040052383
申请日：2004-07-06
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/28273 , G11C16/0433 , H01L27/11524
Abstract: 포토리소그라피 공정의 해상도를 능가하여 터널링 절연막을 형성하는 방법은, 기판 상에 제1절연막 및 제2절연막을 형성하는 공정, 리플로 가능한 물질막 패턴을 형성 한 후 이를 리플로 시키는 공정, 제2절연막 및 제1절연막을 제거하여 기판을 노출시키는 공정, 터널링 절연막을 형성하는 공정을 포함한다.
EEPROM, 터널링 산화막-
公开(公告)号：KR100481856B1
公开(公告)日：2005-04-11
申请号：KR1020020048044
申请日：2002-08-14
Applicant: 삼성전자주식회사
Inventor： 박원호
IPC: H01L27/112
CPC classification number: H01L27/11521 , H01L27/105 , H01L27/112 , H01L27/11246 , H01L27/1126 , H01L27/11293 , H01L27/115 , H01L27/11524 , H01L27/11526
Abstract: 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성한 후, 활성영역 상에 게이트 절연막을 형성하는 단계를 포함한다. 게이트 절연막을 포함하는 반도체기판 상에, 게이트 절연막의 소정영역을 노출시키는 포토레지스트 패턴을 형성한다. 이후, 불순물 영역 형성을 위한 이온 주입 공정 및 터널 절연막 형성을 위한 게이트 절연막 식각 공정을 차례로 실시한다. 이때, 이온 주입 공정 및 게이트 절연막 식각 공정은 상기 포토레지스트 패턴을 공통의 마스크로 사용하여 실시한다. 이렇게 형성되는 불순물 영역은 부유 불순물 영역 및 채널 불순물 영역을 포함한다. 또한, 게이트 절연막 식각 공정은 포토레지스트 패턴을 통해 노출되는 소자분리막을 리세스시킬 수도 있다. 이렇게 형성되는 장치는 채널 불순물 영역에서 이격된 부분의 소자분리막이 채널 불순물 영역에 인접한 부분의 소자분리막보다 더 높은 상부면을 갖는 것을 특징으로 한다.
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