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公开(公告)号：KR1019980015255A
公开(公告)日：1998-05-25
申请号：KR1019960034511
申请日：1996-08-20
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 유효면적을 확대하는 한편 고유전체를 이용하여 커패시턴스를 증가시키기 위한 메모리 장치의 커패시터 제조 방법이 개시되어 있다. 반도체 기판상에 산화막 및 질화막을 순차적으로 형성한 후, 상기 질화막상에 화학 기계적 폴리슁용 산화물로 이루어진 스토퍼층을 형성한다. 스토퍼층, 질화막 및 산화막을 순차적으로 부분적으로 에칭하여 콘택홀을 형성한 후, 상기 스토퍼층상에 콘택홀을 매립하는 제1 폴리실리콘층을 형성한다. 상기 스토퍼층을 식각 종점으로하여 상기 스토퍼층이 노출될 때까지 상기 제1 폴리실리콘층을 화학 기계적 폴리슁을 수행하여 전극 기둥을 형성한 후, 상기 스토퍼층을 제거한다. 다음에, 폴리실리콘으로 구성된 하부 전극 및 유전막 및 상부전극을 순차적으로 형성한다.
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公开(公告)号：KR101882360B1
公开(公告)日：2018-07-26
申请号：KR1020120028415
申请日：2012-03-20
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L27/088 , H01L21/823456 , H01L21/823481
Abstract: 반도체장치가제공된다. 상기반도체장치는셀 영역과주변회로영역, 상기셀 영역및 상기주변회로영역사이의인터페이스영역으로구분되는기판; 상기기판의상기인터페이스영역에형성되며, 상기셀 영역전체를둘러싸는가드링; 상기셀 영역에형성되는제1 게이트구조물; 및상기주변회로영역에형성된제2 게이트구조물을포함한다.
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公开(公告)号：KR100481183B1
公开(公告)日：2005-04-07
申请号：KR1020030016611
申请日：2003-03-17
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/105 , H01L21/76834 , H01L21/76897 , H01L27/1052
Abstract: 이중 캐핑막 패턴들을 갖는 반도체 장치 및 그 제조방법을 제공한다. 상기 반도체 장치 및 그 제조방법은 셀 어레이 영역과 주변회로 영역이 구비된 반도체 기판 상에 각각 복수 개의 워드라인 패턴들 및 적어도 하나의 게이트 패턴을 포함한다. 상기 워드라인 패턴들은 각각 워드라인 및 워드라인 캐핑막 패턴으로 구성된다. 상기 게이트 패턴은 게이트 전극 및 게이트 캐핑막 패턴으로 구성된다. 상기 워드라인 캐핑막 패턴과 상기 게이트 캐핑막 패턴은 다른 식각률을 갖는다. 상기 워드라인 패턴들과 상기 게이트 패턴을 갖는 반도체 기판의 전면 상에 패드 층간절연막 및 비트라인 층간절연막을 순차적으로 형성한다. 상기 비트라인 층간절연막, 상기 패드 층간절연막, 및 상기 게이트 캐핑막 패턴을 패터닝하여 상기 셀 어레이 영역내에 셀 콘택홀과 함께 상기 주변회로 영역내에 주변회로 콘택홀을 배치한다.
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公开(公告)号：KR1020040051667A
公开(公告)日：2004-06-19
申请号：KR1020020078616
申请日：2002-12-11
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: PURPOSE: A capacitor of a semiconductor device is provided to guarantee capacitance of a capacitor by preventing a storage node from falling or slanting and by increasing the height of the storage node. CONSTITUTION: An etch stop layer(26), the first mod insulation layer, a storage node supporting layer and the second mold insulation layer are sequentially formed on an insulation layer with a contact. A pattern for forming the storage node(34) is formed on the resultant structure. A photolithography process is performed on the second mold insulation layer, the storage node supporting layer, the first mold insulation layer and the etch stop layer by using the pattern as a mask to form a storage node hole. The storage node hole is filled with a conductive material to form the storage node. The first mold insulation layer on the resultant structure is removed. A photolithography process is performed on the storage node supporting layer exposed by the removal of the first mold insulation layer to form a storage node supporting unit(30a) for supporting a predetermined position of the storage node. The first mold insulation layer formed under the storage node supporting unit is eliminated.
Abstract translation: 目的：提供一种半导体器件的电容器，以通过防止存储节点掉落或倾斜并通过增加存储节点的高度来保证电容器的电容。 构成：在具有触点的绝缘层上依次形成蚀刻停止层（26），第一模隔离层，存储节点支撑层和第二模绝缘层。 在所得到的结构上形成用于形成存储节点（34）的图案。 通过使用图案作为掩模，在第二模具绝缘层，存储节点支撑层，第一模具绝缘层和蚀刻停止层上进行光刻工艺以形成存储节点孔。 存储节点孔填充有导电材料以形成存储节点。 去除所得结构上的第一模具绝缘层。 对通过去除第一模具绝缘层而露出的存储节点支撑层进行光刻处理，以形成用于支撑存储节点的预定位置的存储节点支持单元（30a）。 消除了在存储节点支撑单元下形成的第一模具绝缘层。
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公开(公告)号：KR100352768B1
公开(公告)日：2002-09-16
申请号：KR1020000058121
申请日：2000-10-04
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 반도체 장치의 콘택 형성 방법에 관해 개시되어 있다. 본 발명은 셀 어레이의 활성영역에 패드 폴리 실리콘층을 형성한 후, NMOS 트랜지스터 영역의 스페이서 형성시 셀 어레이 영역의 게이트 상부도 오픈함과 동시에 스페이서 식각을 하여 셀 어레이 영역, NMOS 트랜지스터의 활성 영역 및 게이트 노드 콘택 영역들의 게이트 캡핑 절연막을 일정 두께로 남긴 다음, 전면에 도전성 불순물을 이온 주입함으로써 셀 어레이 영역의 다이렉트 패드 폴리 실리콘층과 베리드 패드 폴리 실리콘층 표면은 동시에 이온 주입된다. 또한 게이트 캡핑 절연막의 일정량 남은 두께를 N+ 소오스/드레인의 이온주입 과정에서 도전성 불순물이 투과하여 게이트 상부에 주입됨으로써 게이트 콘택 저항이 낮아진다.
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Patent Agency Ranking
公开(公告)号：KR100200748B1
公开(公告)日：1999-06-15
申请号：KR1019960050492
申请日：1996-10-30
Applicant: 삼성전자주식회사
Inventor： 반효동
IPC: H01L21/28
Abstract: 반도체 장치의 제조 방법에 관하여 개시한다. 본 발명에서는 셀 어레이 영역과 주변 회로 영역에서 스페이서로 덮인 게이트 전극이 형성된 반도체 기판상에 상기 게이트 전극을 이용하여 셀프얼라인으로 콘택을 형성하는 단계를 포함하는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판상에 형성된 단차를 제거하도록 상기 반도체 기판 전면에 평탄화된 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막상의 전면에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간절연막상의 전면에 잔류 방지층을 형성하는 단계와, 포토리소그래피 공정을 이용하여 상기 셀 어레이 영역에서 상기 반도체 기판의 활성 영역의 일부와 상기 스페이서의 일부를 동시에 노출시키도록 상기 잔류 방지층, 제2 층간절연막 및 제1 층간절연막의 일부를 차례로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 이 형성된 결과물 전면에 도전 물질을 증착하는 단계와, 상기 콘택 홀 내의 부분을 제외한 부분에 있는 상기 도전 물질 및 상기 잔류 방지층을 모두 제거하는 단계를 포함한다. 본 발명에 따르면, 반도체 장치의 층간절연막상에 디싱 현상이 발생하는 경우에도 그로 인해 원하지 않는 물질이 잔류하는 것을 확실하게 방지할 수 있다.
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公开(公告)号：KR1019980021235A
公开(公告)日：1998-06-25
申请号：KR1019960040022
申请日：1996-09-14
Applicant: 삼성전자주식회사
Inventor： 반효동
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 제조 방법에 대해 기재되어 있다. 게이트 산화막, 제 1 도전층, 제 2 도전층이 차례로 형성된 반도체 기판 상에 플라즈마 방법으로 질화막을 형성하는 제 1 단계; 상기 절연막/제 2 도전층/제 1 도전층/게이트 산화막을 패터닝하여 게이트들을 형성하는 제 2 단계; 상기 게이트들의 측벽에 스페이서를 형성하는 제 3 단계; 상기 게이트들이 형성되지 않은 반도체 기판 표면에 산화막과 질화막을 차례로 형성하는 제 4 단계; 및 상기 결과로 형성된 반도체 기판 상에 평탄화층을 형성하는 제 5 단계를 실시함으로써 게이트 형성시 발생한 폴리머로 인해 패드와 게이트가 쇼트(Short)되는 현상을 방지할 수 있다.
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公开(公告)号：KR1019980015079A
公开(公告)日：1998-05-25
申请号：KR1019960034295
申请日：1996-08-19
Applicant: 삼성전자주식회사
IPC: H01L27/105
Abstract: 본 발명은 반도체 메모리 디바이스 및 그 제조방법에 관한 것으로서, 더 상세하게는 반도체 메모리 디바이스의 셀프 얼라인 콘택(self align contact) 형성에 있어서 트랜지스터의 측면과 랜딩(landing) 패드와의 단락을 방지하기 위해 산화물(oxide)을 사용함으로써 그 특성을 개선시킨 반도체 메모리 디바이스 및 그 제조방법에 관한 것이다. 이를 위한 본 발명에 따른 반도체 메모리 디바이스는, 정보전달용 트랜지스터 소자와 정보저장용 캐패시터 소자 및 이들 소자사이를 연결하는 랜딩 패드를 포함하는 반도체 메모리 디바이스에 있어서, 상기 트랜지스터 소자의 상부 및 양측부에 산화막이 형성되어 있고, 상기 산화막과 상기 랜딩 패드사이에는 박막의 질화막이 개재되어 있는 것을 특징으로 한다. 이로써, 본 발명은 반도체 메모리 디바이스에서 트랜지스터 소자의 스페이서용 및 트랜지스터 소자와 랜딩 패드간의 단락 방지용 물질로 산화물을 사용함으로써, 트랜지스터 소자의 신뢰성을 향상시킬 수 있고 워드 라인과 비트 라인간의 로딩 캐패시턴스 문제를 해결할 수 있는 이점을 제공한다.
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公开(公告)号：KR101376487B1
公开(公告)日：2014-03-20
申请号：KR1020070068474
申请日：2007-07-09
Applicant: 삼성전자주식회사
CPC classification number: H05K1/0271 , H01L23/49833 , H01L23/49838 , H01L23/562 , H01L23/585 , H01L24/48 , H01L24/49 , H01L25/0657 , H01L2224/48091 , H01L2224/48145 , H01L2224/4911 , H01L2225/06506 , H01L2225/0651 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01023 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01074 , H01L2924/01083 , H01L2924/19107 , H01L2924/30105 , H05K2201/09363 , H05K2201/09781 , H05K2201/10378 , H01L2224/45099 , H01L2224/05599 , H01L2924/00012
Abstract: 인터포저칩은절연막, 도전패턴들및 더미패턴을포함한다. 도전패턴들은상기절연막상에형성된다. 더미패턴은상기절연막상에형성되어상기절연막의휨을억제한다. 또한, 더미패턴은상기도전패턴들주위를따라형성된제 1 절연홈에의해상기도전패턴들로부터전기적으로절연된다. 또한, 더미패턴은제 2 절연홈과제 3 절연홈을가질수 있다. 따라서, 인터포저칩이휘어지는현상이억제된다. 또한, 파티클에의해서더미패턴을통해서도전패턴들이전기적으로쇼트되는현상이억제된다.
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公开(公告)号：KR1020120015940A
公开(公告)日：2012-02-22
申请号：KR1020100078486
申请日：2010-08-13
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L49/02 , H01L21/205
CPC classification number: H01L27/108 , H01L21/205 , H01L27/10817 , H01L27/10852 , H01L27/10894 , H01L28/91 , H01L27/10823 , H01L27/10876 , H01L27/10885
Abstract: PURPOSE: A semiconductor memory device including a capacitor and a manufacturing method thereof are provided to simplify whole manufacturing process by omitting a cell open photo process for exposing a contact buried layer of a cell array region. CONSTITUTION: A lower layer is formed on a semiconductor substrate(110). A capacitor(150) is formed by coping with a buried contact layer(122) on the lower layer. The capacitor is composed of a storage electrode(152), a capacitor dielectric film(154), and a plate electrode(156). A cell array signaling conductive layer(124) is formed in a location less than first height(120H) within a cell array region. A core/peri signaling conductive layer(140) is formed in a location over than the first height within a core/peri region.
Abstract translation: 目的：提供包括电容器及其制造方法的半导体存储器件，以通过省略用于暴露单元阵列区域的接触掩埋层的电池打开光电工艺来简化整个制造过程。 构成：在半导体衬底（110）上形成下层。 电容器（150）通过与下层上的掩埋接触层（122）对应而形成。 电容器由存储电极（152），电容器电介质膜（154）和平板电极（156）构成。 电池阵列信号导电层（124）形成在电池阵列区域内小于第一高度（120H）的位置。 核心/周围信号导电层（140）形成在超过芯/周边区域内的第一高度的位置。
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