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公开(公告)号：KR100204804B1
公开(公告)日：1999-06-15
申请号：KR1019960041323
申请日：1996-09-20
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: 본 발명은 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지하는 플래시 메모리 장치의 구동방법에 관한 것으로, 스트링 블록이, 복수개의 비트라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성되고, 상기 스트링 블록과 마찬가지로 복수개의 비� ��라인 선택 트랜지스터, 복수개의 단위 메모리 셀, 복수개의 소오스라인 선택 트랜지스터가 순차적으로 직렬연결되는 제 1 스트링 및 제 2 스트링과, 상기 제 1 및 제 2 스트링의 복수개의 비트라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 비트라인 선택라인과, 상기 제 1 및 제 2 스트링의 각 메모리셀의 콘트롤게이트에 연결되는 복수개의 워드라인과, 상기 제 1 및 제 2 스트링의 복수개의 소오스라인 선택 트랜지스터의 게이트에 각각 연결되는 복수개의 소오스라인 선택라인으로 구성된 다른 스트링 블록이 상기 스트링 블록의 제 1 및 제 2 스트링의 일단이 연결되는 비트라인 콘택을 공유하여 대칭으로 구성되고, 비트라인 콘택을 통해 각각 상기 스트링 블록 및 다른 스트링 블록의 제 1 및 제 2 스트링의 일단과 연결되는 제 1 라인이, 이� �한 스트링 블록 및 그 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2 개의 스트링의 일단이 연결되는 소오스라인 콘택에 각각 연결되고, 소오스라인 콘택을 통해 상기 스트링 블록 및 다른 스트링 블록의 상기 제 1 및 제 2 스트링의 다른 일단과 연결되는 제 2 라인이, 또다른 이웃한 스트링 블록 및 그 또다른 이웃한 스트링 블록의 비트라인 콘택을 공유하여 대칭으로 구성된 다른 스트링 블록의 2개의 스트링의 일단이 연결되는 비트라인 콘택에 연결되며, 상기 스트링 블록 및 다른 스트링 블록이 벌크에 형성되고 상기 스트링 블록 및 다른 스트링 블록이 2 차원적으로 배열되어 메모리셀 어레이가 구성되는 플래시 메모리 장치의 구동방법에 있어서, 상기 벌크에 소거전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인 및 상기 복수개의 소오스라인 선택라인에 상기 소거전압과 동일한 전압을, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인에 0V를 인가함으로써 소거동작이 수행되고, 먼저 상기 제 1 및 제 2 라인에 공급전압을, 상기 스트링 블록 및 다른 스트링 블록 각각에 구성된 복수개의 비트라인 선택라인, 상기 복수개의 소오스 선택라인, 상기 복수개의 워드라인에 공급전압(Vcc)을 소정의 시간동안 인가하여 메모리셀의 채널영역을 프리챠아지시킨 다음에, 상기 스트링 블록의 복수개의 워드라인 중 선택 워드라인 및 상기 다른 스트링 블록의 복수개의 워드라인에 프로그램전압(Vpgm)을, 상기 스트링 블록의 비선택 워드라인 및 상기 스트링 블록 및 다른 스트링 블록의 복수개의 비트라인 선택라인에 상� �� 프로그램전압 보다 낮고 공급전압 보다 높은 전압(Vpass)을 인가하여, 상기 선택 워드라인에 연결된 메모리셀의 채널영역을 프리챠아지전압 이상으로 셀프부스팅시킨 후, 상기 스트링 블록의 제 1 및 제 2 스트링 중 선택 스트링의 메모리셀의 부스팅된 전압을 방전시키기 위해 상기 스트링 블록의 복수개의 소오스라인 선택라인 중 비선택 스트링에 해당하는 것과 상기 복수개의 비트라인 선택라인에 0V를, 상기 제 1 및 제 2 라인 중 선택 비트라인의 소오스라인에 해당하는 것에 0V를 인가함으로써 프로그램동작이 수행된다. 이와같은 방법에 의해서, 선택 메모리셀의 프로그램시, 낮아진 채널 전압에 의해 비선택 메모리셀이 프로그램되는 디스터브 현상을 방지할 수 있다.
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公开(公告)号：KR1019980017439A
公开(公告)日：1998-06-05
申请号：KR1019960037219
申请日：1996-08-30
Applicant: 삼성전자주식회사
IPC: G11C16/04
Abstract: 본 발명은 플레쉬 메모리장치 및 그 구동방법에 관한 것이다. 본 발명에 따른 플레쉬 메모리장치는, 메탈과 같은 전도체가 비트라인 콘택과 이웃한 스트링 블락의 소오스라인 콘택 사이에 트위스트 형태로 연결되는 선택적인 비트라인(Alternative Bitline)으로 구성되어 있으므로, 소오스라인의 엑티브 저항을 제거할 수 있고, 별도의 소오스라인용 메탈영역이 필요치않아 칩 면적을 감소시킬 수 있는 장점이 있다. 또한 본 발명에 따른 플레쉬 메모리장치는, 모든 비트라인 콘택영역에 PNP형 바이폴라 트랜지스터가 형성되어 있으므로, 소오스라인으로 셀전류가 흐를 경우, 상기 바이폴라 트랜지스터의 베이스에 베이스전류가 흐르게 되어 바이폴라 트랜지스터의 게인에 의하여 증폭된 컬렉터전류가 발생되게 되며, 이에 따라 셀전류가 증가되는 장점이 있다. 따라서 셀전류가 증가됨으로써 소오스라인으로 흐르는 센싱전류가 줄어들 수 있으므로, 단위 스트링내의 셀 수가 확장될 수 있으며 집적도를 향상시킬 수 있는 장점이 있다.
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公开(公告)号：KR1019970060501A
公开(公告)日：1997-08-12
申请号：KR1019960002382
申请日：1996-01-31
Applicant: 삼성전자주식회사
IPC: H01L27/112
Abstract: 본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 반도체 기판 위에 터널 산화막을 개재하여 적층된 플로팅 게이트와, 상기 플로팅 게이트 위에 중간 절연층을 개재하여 적층된 콘트롤 게이트를 포함하는 불휘발성 메모리 장치에 있어서, 상기 콘트롤 게이트는 상기 플로팅 게이트의 상면 및 사방의 측벽에서 상기 중간 절연층을 개재하여 상기 플로팅 게이트 위에 오버랩 되어 상기 플로팅 게이트의 상면 및 사방의 측벽을 감싸는 구조로 형성된 불휘발성 메모리 장치 및 그 제조 방법을 개시한다. 본 발명에 의하면, 플로팅 게이트와 콘트롤 게이트가 오버랩되는 면적이 현저히 증가됨으로써 커패시턴스가 증가하여 커플링비가 높아지고, 종래 기술에서와 같이 스택 게이트 형성을 위한 셀프얼라인 식각 공정시에 플로팅 게이트 측벽의 ONO막 제거를 위한 과도식각으로 발생하는 필드 산화막의 손실도 방지할 수 있다.
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公开(公告)号：KR100487532B1
公开(公告)日：2005-05-03
申请号：KR1020020044637
申请日：2002-07-29
Applicant: 삼성전자주식회사
IPC: H01L29/788
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판과, 반도체 기판에 형성된 복수개의 나란한 트렌치들과, 트렌치 내에 채워진 소자분리 패턴을 가진다. 소자분리패턴은 상부가 반도체 기판의 상부면으로 부터 돌출되고, 돌출된 상부는 경사진 측벽을 갖는다. 소자분리패턴의 상부면의 폭은 트렌치의 상부 폭보다 좁다. 경사진 측벽을 갖는 돌출된 소자분리패턴을 형성하는 방법은 반도체 기판 상에 서로 평행한 하드마스크 패턴 및 이들 사이의 기판에 트렌치를 형성한다. 트렌치의 내부 및 트렌치 양측에 인접한 하드마스크 패턴 사이의 영역에 채워진 절연막패턴을 형성하고, 하드마스크 패턴을 제거하여 반도체 기판의 상부면으로부터 돌출된 절연막 패턴의 상부 측벽을 노출시킨다. 절연막 패턴을 등방성 식각하여 반도체 기판의 상부면으로 부터 돌출된 상부를 갖는 소자분리 패턴을 형성한다. 소자분리 패턴의 상부면의 폭은 상기 트렌치의 상부 폭보다 좁게 형성한다.
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公开(公告)号：KR100212151B1
公开(公告)日：1999-08-02
申请号：KR1019960056623
申请日：1996-11-22
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 비휘발성 메모리소자에 관한 것으로서, 메모리소자메모리셀과, 메모리셀의 입출력을 제어하는 선택 트랜지스터 및 주변회로 트랜지스터로 구성된 비휘발성 메모리소자 제조방법에 있어서, 필드산화막과 게이트산화막이 형성된 반도체기판에 제 1 폴리실리콘막을 침적하는 단계와, 상기 제 1 폴리실리콘막을 선택적으로 제거하여 메모리셀 형성예정 영역의 필드산화막 상부에 윈도우를 형성하는 단계와, 상기 제 1 폴리실리콘막 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 제거하여 선택 트랜지스터 형성예정 영역의 필드산화막 상부에 적어도 1 개 이상의 액티브영역과 필드산화막으로 분리된 윈도우를 형성하는 단계와, 상기 결과물의 표면에 제 2 폴리실리콘막을 침적하는 단계를 포함하는 것을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR100190014B1
公开(公告)日：1999-06-01
申请号：KR1019960001292
申请日：1996-01-22
Applicant: 삼성전자주식회사
IPC: G11C17/00
Abstract: 3개의 비트라인을 공유하면서도 종래와 동일한 셀 면적을 유지할 수 있는 3-bit shared 플레쉬 메모리 셀이 개시된다. 본 발명은 특정 셀을 선택하기 위한 복수 개의 스트링 선택 트랜지스터들, 데이터 기억을 위한 복수 개의 메모리 셀 트랜지스터들 및 대기상태시의 불량(fail) 구제를 위한 접지 선택(Ground Selection) 트랜지스터들이 비트라인과 접지전압단 사이에 서로 직렬회로로 구성되어 하나의 단위 스트링(string)을 구성하며, 상기 이웃한 3개의 단위 스트링들은 하나의 비트라인 콘택을 공유하고, 동일한 스트링 선택라인을 통해 상기 각 단위 스트링들에 연결되는 각각의 스트링 선택 트랜지스터의 문턱 전압은 서로 다른 3개의 값이 반복되어 형성된다.
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公开(公告)号：KR100170700B1
公开(公告)日：1999-03-30
申请号：KR1019950040257
申请日：1995-11-08
Applicant: 삼성전자주식회사
IPC: G11C17/00
Abstract: 셀 어레이(Cell Array)의 구조가 낸드(NAND)형으로 구성된 불휘발성 메모리장치에서, 셀 스트링 전류산포를 최소화한 낸드형 불휘발성 메모리 셀이 개시된다. 본 발명은 접지 선택 트랜지스터의 폭과 길이를 적절히 조절하여, 다시 말해 접지 선택 트랜지스터의 전류 구동력을 각각의 메모리 셀의 상태에 따라 접지 선택 트랜지스터의 드레인 영역의 전류가 최소로 되는 때의 전류와 같거나 이보다는 조금 높게 조절함으로써, 스트링 전류를 저하시키지 않으면서 셀 전류의 분포를 균일하게 할 수 있다. 그 결과, 데이터의 오동작을 줄이고 데이터의 센싱 시간을 감소시켜 소자의 성능을 향상시키는 효과를 발휘한다.
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公开(公告)号：KR100185637B1
公开(公告)日：1999-03-20
申请号：KR1019960047189
申请日：1996-10-21
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 있어서, 낸드 구조로된 셀들을 가지는 전기적으로 소거 및 프로그램 가능 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀을 선택하기 위한 선택라인의 선택트랜지스터의 비활성영역에도 두번의 채널스톱층을 위한 이온주입이 수행되어 소자분리특성이 향상되며 상기 비활성영역 가장자리 상에 연장된 부분의 제 1폴리실리콘은 그 표면과 측면은 층간절연막 제거공정에 의해 노출되며 그 노출된 부위를 통해 또 다른 도전체와의 접촉을 하게 되고 전기적으로 하나의 게이트가 되며 선택트랜지스터로서의 역할을 한다. 종래의 버팅콘택 또는 활성영역상에서 층간절연막의 제거로 전기적 접촉을 하는 선택트랜지스터의 제조방법에 비해 집적도를 증가시켜며 향상된 소자분리특성을 가지는 효과가 있다.
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公开(公告)号：KR100155829B1
公开(公告)日：1998-12-01
申请号：KR1019950016159
申请日：1995-06-17
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 소자분리 특성을 개선한 NAND형 불휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다.
이는, 제1도전형의 반도체기판, 반도체기판의 비활성영역에 형성된 필드산화막, 필드산화막에 정합되어, 필드산화막 하부의 반도체기판에 형성된 제1도전형의 제1불순물영역, 필드산화막 하부의 반도체기판에 형성되며, 제1불순물영역에 둘러싸인 제1도전형의 제2불순물영역 및 필드산화막의 좌,우의 반도체기판에 형성된 제2도전형의 소오스/드레인을 포함하는 것을 특징으로 한다.
따라서, 종래에 비해 소자분리 특성을 개선할 수 있으며, 마스크 및 사진공정의 수를 줄일 수 있다.-
公开(公告)号：KR1019980021382A
公开(公告)日：1998-06-25
申请号：KR1019960040200
申请日：1996-09-16
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 높은 커플링비를 갖는 자기정합되지 않은 쎌 구조에 필드산화막의 절연막 두께를 높여 절연 능력 특성 및 소자분리 특성을 향상시키기 위한 불휘발성 반도체 메모리 장치에 관한 것으로, 요지는 일정간격으로 서로 직교하는 복수의 비트라인 및 복수의 워드라인과, 상기 비트라인과 워드라인이 교차되는 부분에 형성된 메모리 쎌들과, 상기 메모리 쎌들로 형성된 쎌 어레이와, 상기 메모리 쎌들 상부에 각각 형성된 제1도전층과, 상기 제1도전층의 상부와 네측면을 감싸며 적층되어 형성된 제2도전층을 가지는 불휘발성 반도체 메모리 장치에 있어서, 기판상부 전면에 일정두께로 형성되어 활성영역들을 형성하는 제1절연막과, 상기 활성영역들 사이에 위치하여 상호 분리하기 위하여 소정두께로 형성된 다수개의 소자분리막들과, 상기 제1도전 층들 사이 및 상기 소자분리막들 상부표면에 소정두께로 형성된 제3절연막과, 하부표면이 상기 제1도전층 상부표면 및 네측면과 상기 제3절연막 상부표면에 면접하고 상기 제1도전층과 상기 제2도전층 사이에 소정두께로 형성된 제2절연막을 구비하는 것이다.
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