公开(公告)号：KR100678465B1

公开(公告)日：2007-02-02

申请号：KR1020050010272

申请日：2005-02-03

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/20

Abstract: 선택적인 에피택셜 반도체층의 형성방법이 제공된다. 이 방법은 반도체 기판 내에 리세스를 형성하는 것을 구비한다. 상기 리세스를 갖는 상기 반도체 기판을 반응챔버 내로 로딩시킨다. 상기 반응챔버 내로 반도체 소스 가스 및 메인 식각 가스를 주입하여 상기 리세스들의 내벽들 상에 에피택셜 반도체층을 선택적으로 성장시킨다. 상기 반응챔버 내로 선택적 식각 가스를 주입하여 상기 리세스의 측벽에 인접하여 상기 반도체 기판의 주표면 상으로 과도성장된 상기 에피택셜 반도체층의 펜스부를 선택적으로 식각한다.
선택적 에피택셜, 단축 변형, 평탄화, 선택적 식각

公开(公告)号：KR100593738B1

公开(公告)日：2006-06-28

申请号：KR1020040066077

申请日：2004-08-20

Applicant: 삼성전자주식회사

Inventor： 이호 ,  신동석 ,  이화성 ,  우에노테쯔지 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/66628 ,  H01L21/26586 ,  H01L29/1054 ,  H01L29/6659 ,  H01L29/66651 ,  H01L29/7834

Abstract: 보강막 패턴(Reinforcement Layer Pattern)들을 갖는 트랜지스터들 및 그 형성방법들을 제공한다. 이 트랜지스터들 및 그 형성방법들은 단결정 실리콘 기판의 상부의 스트레인드 실리콘 막(Strained Silicon Layer)이 반도체 제조 공정을 통하여 부분적으로 제거되는 량(量)을 보충해서 트랜지스터의 전기적 특성을 향상시키는 방안을 제시한다. 이를 위해서, 활성영역의 반도체 기판 상에 적어도 하나의 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽들로부터 각각 연장되어서 활성영역의 반도체 기판의 주 표면 상에 보강막 패턴들이 배치된다. 상기 보강막 패턴들은 각각이 게이트 패턴의 측벽들의 일부를 노출시키도록 배치된다. 상기 게이트 패턴들에 각각 중첩하도록 불순물 영역들을 형성한다. 이때에, 상기 불순물 영역들은 보강막 패턴들 및 활성영역의 반도체 기판에 동시에 형성한다. 그리고, 상기 보강막 패턴들의 상부에 위치되어서 게이트 패턴의 측벽들의 일부를 각각 덮는 스페이서 패턴들을 형성한다. 이를 통해서, 상기 트랜지스터들 및 그 형성방법들은 보강막 패턴들을 사용해서 트랜지스터의 전기적 특성을 향상시킬 수 있다.
보강막 패턴, 스트레인드 실리콘 막, 불순물 영역, 트랜지스터.

Abstract translation: 具有增强层的晶体管图案及其形成方法。 这些晶体管及其形成方法提出了通过补充通过半导体制造工艺部分地去除单晶硅衬底顶部的应变硅层的量来改善晶体管的电特性的方式 的。 为此，至少一个栅极图案设置在有源区的半导体衬底上。 增强膜图案分别设置在从栅极图案的侧壁延伸的有源区的半导体衬底的主表面上。 每个增强膜图案布置为暴露栅极图案的侧壁的一部分。 杂质区域形成为与栅极图案重叠。 此时，在加强膜图案和有源区的半导体衬底中同时形成杂质区。 然后，在增强膜图案上形成间隔物图案以分别覆盖栅极图案的侧壁。 通过这种方式，晶体管及其形成方法可以使用增强膜图案来增强晶体管的电特性。

公开(公告)号：KR1020060069561A

公开(公告)日：2006-06-21

申请号：KR1020040108060

申请日：2004-12-17

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L27/092

CPC classification number: H01L29/7834 ,  H01L21/265 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/66628

Abstract: 상승된 소오스/드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들이 제공된다. 상기 씨모스 반도체 소자들은 반도체기판에 제공되어 제1 및 제2 활성영역들을 한정하는 소자분리막 및 상기 제1 및 제2 활성영역들의 상부를 각각 가로지르는 제1 및 제2 게이트 패턴들을 구비한다. 상기 제1 게이트 패턴의 양 옆에 각각 제1 상승된 소오스 영역 및 제1 상승된 드레인 영역이 제공되고, 상기 제2 게이트 패턴의 양 옆에 각각 제2 상승된 소오스 영역 및 제2 상승된 드레인 영역이 제공된다. 상기 제1 상승된 소오스/드레인 영역들은 상기 제1 활성영역 상에 위치하고, 상기 제2 상승된 소오스/드레인 영역들은 상기 제2 활성영역 상에 위치한다. 상기 제1 게이트 패턴 및 상기 제1 상승된 소오스/드레인 영역들 사이에 제1 게이트 스페이서가 제공된다. 상기 제2 게이트 패턴에 인접한 상기 제2 상승된 소오스/드레인 영역들의 가장자리들 및 상기 제2 게이트 패턴의 상부 측벽을 덮도록 제2 게이트 스페이서가 배치된다. 상기 씨모스 반도체소자의 제조방법들 또한 제공된다.

公开(公告)号：KR100849177B1

公开(公告)日：2008-07-30

申请号：KR1020050000584

申请日：2005-01-04

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/336

CPC classification number: H01L21/823807 ,  H01L21/823821 ,  H01L21/823828 ,  H01L29/045 ,  H01L29/66795 ,  H01L29/7851 ,  H01L29/7853

Abstract: 패싯 채널들을 갖는 모스 트랜지스터를 채택하는 반도체 집적회로 소자들 및 그 제조방법들이 제공된다. 상기 반도체 집적회로 소자들은 제1 및 제2 트랜지스터 영역들을 갖는 반도체 기판을 구비한다. 상기 반도체 기판은 제1 면 방위의 표면을 갖는다. 상기 반도체 기판의 소정영역에 소자분리막이 제공된다. 상기 소자분리막은 상기 제1 및 제2 트랜지스터 영역들 내에 각각 제1 및 제2 활성영역들을 한정한다. 상기 제1 활성영역 상에 적어도 하나의 에피택시얼 반도체 패턴이 제공된다. 상기 에피택시얼 반도체 패턴은 상기 제1 면 방위와 다른 제2 면 방위를 보이는 패싯(facet)을 구비한다. 상기 에피택시얼 반도체 패턴의 상부를 가로지르도록 제1 절연된 게이트 전극이 배치되고, 상기 제2 활성영역의 상부를 가로지르도록 제2 절연된 게이트 전극이 배치된다. 상기 반도체 집적회로 소자의 제조방법들 또한 제공된다.

公开(公告)号：KR100621889B1

公开(公告)日：2006-09-11

申请号：KR1020050063072

申请日：2005-07-13

Applicant: 삼성전자주식회사

Inventor： 우에노테쯔지 ,  이화성 ,  이호 ,  신동석 ,  이승환

IPC: H01L21/336

Abstract: 초고집적도를 갖고 형성할 수 있으면서 개선된 구조의 불순물 영역을 갖는 트랜지스터는 {100}면인 제1 표면, 제1 표면보다 낮은 높이를 갖는 {100}면인 제2 표면, 및 제1 및 제2 표면 사이를 연결하는 {111}면인 제3 표면을 갖는 반도체 기판을 포함한다. 제1 불순물 영역들이 반도체 기판의 제2 표면 하부에 형성된다. 게이트 구조물이 반도체 기판의 제1 표면 상에 형성된다. 에피텍시얼층이 반도체 기판의 제2 및 제3 표면들 상에 형성된다. 제2 불순물 영역들이 게이트 구조물의 양측에 형성된다. 가파른 PN접합을 형성할 수 있어서, 불순물 영역들 사이에서 단채널 효과의 발생을 억제할 수 있다.

Abstract translation: 用的超高集成密度可以形成具有改进的结构能够的杂质区的晶体管{100} - 表面上的第一表面，所述第一间 - 表面{100}具有的高度大于所述第二表面的表面低，并且第一和第二表面 并且第三表面是连接第一表面和第二表面的{111}平面。 第一杂质区形成在半导体衬底的第二表面下方。 栅极结构形成在半导体衬底的第一表面上。 在半导体衬底的第二和第三表面上形成外延层。 并且在栅极结构的两侧形成第二杂质区。 可以形成陡峭的PN结，从而可以抑制杂质区之间出现短沟道效应。

公开(公告)号：KR1020060083373A

公开(公告)日：2006-07-20

申请号：KR1020050003892

申请日：2005-01-14

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  이화성 ,  우에노테쯔지 ,  이호 ,  이승환

IPC: H01L21/304 ,  H01L21/336

CPC classification number: C30B25/18

Abstract: 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체 소자의 제조방법이 제공된다. 상기 반도체 기판의 인-시츄 세정방법은 공정 챔버 내로 반도체 기판을 로딩시키는 것을 구비한다. 상기 공정 챔버를 약 0.1Torr 이하의 세정 압력(cleaning pressure)으로 배기시킨다. 상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도(cleaning temperature)로 세정시간 동안 가열한다. 진공 분위기의 저온에서 반도체 기판 표면 상의 자연 산화막과 같은 오염물질들을 유효하게 제거함으로써 에피택셜층의 품질 저하를 방지 할 수 있으며, 반도체 소자의 전기적 특성 열화를 최소화할 수 있다.
에피택셜, 선택적 에피택셜, 인-시츄 세정

公开(公告)号：KR100558011B1

公开(公告)日：2006-03-06

申请号：KR1020040054160

申请日：2004-07-12

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  신동석 ,  이화성 ,  우에노테쯔지 ,  이호

IPC: H01L21/336

CPC classification number: H01L29/4975 ,  H01L21/28097 ,  H01L21/823835 ,  H01L21/823842 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636

Abstract: 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의 제조방법이 제공된다. 이 방법은 반도체기판 상의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 구비한다. 상기 활성영역 상을 가로지르는 절연된 게이트패턴을 형성한다. 상기 게이트패턴의 측벽들에 스페이서를 형성한다. 상기 게이트패턴의 상부 및 상기 게이트패턴 양옆의 활성영역 상에 각각 선택적 에피택시 성장 공정을 이용하여 반도체층들을 형성한다. 이때, 상기 게이트패턴 상에는 다결정반도체층이 성장되고, 동시에 상기 게이트패턴 양옆의 활성영역 상에는 단결정반도체층들이 성장된다. 상기 반도체층들을 선택적 식각하여 게이트축소패턴 및 엘리베이티드 소스/드레인 영역들을 형성한다. 상기 다결정반도체층 및 상기 단결정반도체층 간의 식각선택비를 이용하여 상기 게이트축소패턴 및 상기 엘리베이티드 소스/드레인 영역들의 원하는 두께를 얻을 수 있다. 상기 게이트축소패턴이 형성된 반도체기판에 실리사이드화 공정을 적용하여 전체실리사이드 금속게이트전극을 형성함과 동시에 엘리베이티드 소스/드레인 실리사이드막들을 형성한다.

公开(公告)号：KR100547934B1

公开(公告)日：2006-01-31

申请号：KR1020040065736

申请日：2004-08-20

Applicant: 삼성전자주식회사

Inventor： 우에노테쯔지 ,  신동석 ,  이화성 ,  이호 ,  이승환

IPC: H01L21/336

Abstract: 초고집적도를 갖고 형성할 수 있으면서 개선된 구조의 불순물 영역을 갖는 반도체 장치의 트랜지스터에서, 상기 트랜지스터는 제1 표면, 제1 표면보다 낮은 높이를 갖는 {100}면인 제2 표면, 및 제1 및 제2 표면 사이를 연결하는 {111}면인 측면을 갖는 반도체 기판을 포함한다. 게이트 구조물이 제1 표면 상에 형성된다. 에피텍시얼층이 제2 표면과 측면 상에 형성된다. 불순물 영역들이 게이트 구조물의 양측에 형성된다. 가파른 PN접합을 형성할 수 있어서, 불순물 영역들 사이에서 단채널 효과의 발생을 억제할 수 있다.

Abstract translation: 在具有能够以非常高的集成度形成的改进结构的杂质区的半导体器件的晶体管中，晶体管具有第一表面，第二表面是具有比第一表面低的高度的{100}面， 并且是连接两个表面之间的{111}平面的侧表面。 栅极结构形成在第一表面上。 在第二表面和侧表面上形成外延层。 杂质区域形成在栅极结构的两侧。 可以形成陡峭的PN结，从而可以抑制杂质区之间出现短沟道效应。

公开(公告)号：KR1020050112458A

公开(公告)日：2005-11-30

申请号：KR1020040037557

申请日：2004-05-25

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  박문한 ,  이화성 ,  우에노테쯔지 ,  이승환 ,  이호

IPC: H01L21/335

Abstract: 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은 채널 영역을 포함하는 하부 활성층을 갖는 반도체 기판에 식각율이 다른 제 1 및 제 2 층간 절연막을 증착한다. 상기 제 1 및 제 2 층간 절연막을 식각하여 콘택홀을 형성한다. 상기 콘택홀에 플러그를 형성한다. 상기 플러그가 형성된 결과물 전면에 비정질 물질층을 증착한다. 상기 비정질 물질층 하부 계면의 상기 제 2 층간 절연막을 제거한다. 상기 비정질 물질층을 결정화하여 상부 활성층을 형성한다. 상기 제 2 층간 절연막이 제거된 부분을 절연막으로 매립한다. 상기 절연막을 평탄화한다.