公开(公告)号：KR1020120071803A

公开(公告)日：2012-07-03

申请号：KR1020100133494

申请日：2010-12-23

Applicant: 삼성전자주식회사

Inventor： 임하진 ,  박문한 ,  도진호 ,  송문균

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L21/2255 ,  H01L21/26506 ,  H01L29/167 ,  H01L29/4966

Abstract: PURPOSE: A semiconductor device is provided to minimize the increase of a threshold voltage in a semiconductor device by minimizing the non-uniformity of the concentration of a diffusion control element within a channel region. CONSTITUTION: An element isolation pattern defining an active part(103) is formed within a substrate(100). A gate pattern(120) extended across the active part in a second direction is formed on the substrate. The gate pattern includes an inheritance pattern(121a), a first conductive pattern(123a), and a second conductive pattern(125a). A pair of doped regions(107) separated from each other are formed within the active part. An injection region(105) of a diffusion control element is formed within an upper region of the active part.

Abstract translation: 目的：提供一种半导体器件，用于通过使扩散控制元件在沟道区域内的浓度的不均匀性最小化来最小化半导体器件中阈值电压的增加。 构成：在衬底（100）内形成限定有源部分（103）的元件隔离图案。 在基板上形成在第二方向上延伸穿过有源部分的栅极图案（120）。 栅极图案包括继承图案（121a），第一导电图案（123a）和第二导电图案（125a）。 在有源部分内形成彼此分离的一对掺杂区域（107）。 扩散控制元件的注入区域（105）形成在有源部分的上部区域内。

公开(公告)号：KR1020100103302A

公开(公告)日：2010-09-27

申请号：KR1020090021864

申请日：2009-03-13

Applicant: 삼성전자주식회사

Inventor： 이호 ,  박문한 ,  이화성 ,  김명선 ,  정회성

IPC: H01L21/265 ,  H01L21/336

CPC classification number: H01L29/4983 ,  H01L21/2236 ,  H01L21/265 ,  H01L21/76825 ,  H01L21/76829 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to reduce the dielectric constant of an insulator by selectively implanting impurity ions to a region corresponding to a critical pitch. CONSTITUTION: A gate stack is formed on a substrate(S20). An insulation layer is formed on the substrate to cover a gate stack(S40). A spacer is formed on both sidewalls of the gate stack by etching the insulation layer(S50). The impurity ions are implanted to the spacer to reduce the dielectric constant of the spacer(S60).

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过将杂质离子选择性地注入到对应于临界间距的区域来降低绝缘体的介电常数。 构成：在基板上形成栅叠层（S20）。 在基板上形成绝缘层以覆盖栅极堆叠（S40）。 通过蚀刻绝缘层在栅叠层的两个侧壁上形成间隔物（S50）。 将杂质离子注入间隔物以降低间隔物的介电常数（S60）。

公开(公告)号：KR100621546B1

公开(公告)日：2006-09-13

申请号：KR1020030030614

申请日：2003-05-14

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  이화성 ,  유재윤 ,  이호 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/7834 ,  H01L29/42376 ,  H01L29/66477 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 좀 더 자세하게는 선택적 에피탁시 성장(Selective Epitaxy Growth; SEG)방법을 통하여 엘리베이티드 소스/드레인(elevated Source Drain) 구조를 가지는 모스트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 의하면, 에피층을 형성한 후 소스/드레인 연장(source/drain extension) 접합영역을 형성함으로써 소스/드레인 접합영역이 열화되는 것을 방지할 수 있고 , 또한 2개의 게이트스페이서와 선택적인 에피탁시 성장(SEG) 방법을 이용한 2개의 엘리베이티드 소스/드레인(elevated source/drain)을 형성함으로써 소스/드레인 연장(source/drain extension) 접합영역이 게이트영역의 하부로 적당히 오버랩되게 하여 단채널효과(short channel effect)를 방지할 수 있으며, 소스/드레인과 게이트의 면저항을 낮게 한다.
모스트랜지스터, 제조방법, 엘리베이티드 소오스/드레인(elevated source drain)

公开(公告)号：KR1020050078429A

公开(公告)日：2005-08-05

申请号：KR1020040005858

申请日：2004-01-29

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  이화성 ,  우에노테츄지 ,  이호 ,  이승환 ,  김현석 ,  박문한

IPC: H01L29/78

CPC classification number: H01L29/66537 ,  H01L29/1083 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66553 ,  H01L29/6659 ,  H01L29/7833 ,  H01L21/0455

Abstract: 반도체 장치의 트랜지스터들 및 그 제조 방법들을 제공한다. 상기 트랜지스터 및 그 제조 방법들은 게이트 패턴에 실리 사이드 공정을 실시해서 그 패턴의 전부분을 실리 사이드 막(Silicide layer)으로 형성하여 트랜지스터의 전기적 특성을 개선하는 방안을 제시해준다. 이를 위해서, 상기 트랜지스터 및 그 제조 방법들은 반도체 기판에 활성영역을 형성하는 것을 포함한다. 상기 활성영역을 갖는 반도체 기판에 전극 영역 들 및 전극 영역들을 감싸는 확산 방지 영역들이 배치된다. 상기 전극 영역들 사이에 배치되도록 반도체 기판 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 패턴이 배치되는데, 상기 게이트 패턴은 실리 사이드 막으로 형성한다. 상기 게이트 패턴의 측부들로부터 이격되고 동시에 전극 영역들에 전기적으로 각각 접속하는 전극 패턴들을 형성한다. 이를 통해서, 상기 게이트 패턴을 갖는 트랜지스터는 반도체 장치의 구동 동안 게이트 패턴 내의 디플리이션 정전용량(Depletion Capacitace)을 줄여서 전류 구동 능력을 향상시킬 수 있다.

公开(公告)号：KR1020040098302A

公开(公告)日：2004-11-20

申请号：KR1020030030614

申请日：2003-05-14

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  이화성 ,  유재윤 ,  이호 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/7834 ,  H01L29/42376 ,  H01L29/66477 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628

Abstract: PURPOSE: An MOS(Metal Oxide Semiconductor) transistor of an elevated source/drain structure and a manufacturing method thereof are provided to prevent short channel effect and to reduce sheet resistance between a source/drain and a gate by forming an epitaxial layer on the source/drain using a tow-step SEG(Selective Epitaxy Growth). CONSTITUTION: A gate insulating layer(106) and a gate electrode(108) are sequentially formed on a semiconductor substrate(101). The first spacer(114) is formed at both sidewalls of the gate electrode. The first epitaxial layer(118) is formed on the substrate. The second gate spacer(134) is formed at a side of the first gate spacer. The second epitaxial layer(140) is formed on the first epitaxial layer. The epitaxial layers are prolonged from a source/drain(120).

Abstract translation: 目的：提供一种提高的源极/漏极结构的MOS（金属氧化物半导体）晶体管及其制造方法，以防止短沟道效应并通过在源极上形成外延层来降低源极/漏极与栅极之间的薄层电阻 /排水采用拖曳式SEG（选择性外延生长）。 构成：在半导体衬底（101）上依次形成栅极绝缘层（106）和栅电极（108）。 第一间隔物（114）形成在栅电极的两个侧壁处。 第一外延层（118）形成在基板上。 第二栅极间隔物（134）形成在第一栅极间隔物的一侧。 第二外延层（140）形成在第一外延层上。 外延层从源极/漏极（120）延伸。

公开(公告)号：KR100456697B1

公开(公告)日：2004-11-10

申请号：KR1020020044986

申请日：2002-07-30

Applicant: 삼성전자주식회사

Inventor： 김홍기 ,  강호규 ,  박문한 ,  윤명근 ,  원석준 ,  정용국 ,  김경훈

IPC: H01L27/02

CPC classification number: H01L27/10852 ,  H01L27/10811 ,  H01L27/10888 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/55 ,  H01L28/60 ,  H01L28/75

Abstract: A capacitor includes an upper electrode formed by physical vapor deposition and chemical vapor deposition. The upper electrode of the capacitor may include a first upper electrode formed by chemical vapor deposition and a second upper electrode formed by physical vapor deposition. Alternatively, the upper electrode may include a first upper electrode formed by physical vapor deposition and a second upper electrode formed by chemical vapor deposition. The upper electrode of the capacitor is formed through two steps using chemical vapor deposition and physical vapor deposition. Therefore, the upper electrode can be thick and rapidly formed, whereby electrical characteristics of the upper electrode are not deteriorated.

Abstract translation: 电容器包括通过物理气相沉积和化学气相沉积形成的上电极。 电容器的上电极可以包括通过化学气相沉积形成的第一上电极和通过物理气相沉积形成的第二上电极。 或者，上电极可以包括通过物理气相沉积形成的第一上电极和通过化学气相沉积形成的第二上电极。 电容器的上电极通过使用化学气相沉积和物理气相沉积的两个步骤形成。 因此，上电极可以很厚且迅速形成，由此上电极的电特性不会劣化。

公开(公告)号：KR1020030027378A

公开(公告)日：2003-04-07

申请号：KR1020010060554

申请日：2001-09-28

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  박문한 ,  안동호 ,  홍석훈

IPC: H01L21/76

Abstract: PURPOSE: A method for fabricating a semiconductor memory device is provided to control generation of a bird's beak on an interface between a gate and a mask insulation layer by forming a gate sidewall insulation layer on the sidewall of the gate formed along with an isolation trench pattern through a rapid thermal oxidation method. CONSTITUTION: A gate insulation layer(121), a gate conductive layer(122) and the mask insulation layer are sequentially formed on a semiconductor substrate(100). The mask insulation layer, the gate conductive layer and the gate insulation layer are patterned to form a mask insulation layer pattern and the gate. A trench is formed in the semiconductor substrate by using the mask insulation layer and the gate as a mask. A predetermined thickness of a sidewall insulation layer is formed on the surface of the semiconductor substrate exposed by the trench and on the sidewall of the gate conductive layer of the gate through a rapid thermal process. The inside of the trench is filled with an insulation layer(190).

Abstract translation: 目的：提供一种用于制造半导体存储器件的方法，以通过在栅极的侧壁上形成栅极侧壁绝缘层以及隔离沟槽图案来形成栅极和掩模绝缘层之间的界面上的鸟嘴的产生 通过快速热氧化法。 构成：在半导体衬底（100）上依次形成栅极绝缘层（121），栅极导电层（122）和掩模绝缘层。 掩模绝缘层，栅极导电层和栅极绝缘层被图案化以形成掩模绝缘层图案和栅极。 通过使用掩模绝缘层和栅极作为掩模在半导体衬底中形成沟槽。 通过快速热处理，在半导体衬底的表面上形成预定厚度的侧壁绝缘层，该表面由沟槽露出并且在栅极的栅极导电层的侧壁上。 沟槽的内部填充有绝缘层（190）。

公开(公告)号：KR100331556B1

公开(公告)日：2002-04-06

申请号：KR1019990042880

申请日：1999-10-05

Applicant: 삼성전자주식회사

Inventor： 박문한

IPC: H01L27/115

Abstract: 자기정렬된트랜치소자분리막이적용된플레시메모리및 그제조방법에관해개시한다. 본발명에서는플레시메모리에서고집적화를달성하고, 플로팅게이트와컨트롤게이트로사용되는폴리실리콘사이에구성된인터폴리절연막의커플링비를높이기위해, 플로팅게이트용제2 폴리실리콘막을마스크를이용한식각으로형성하지않고, 하부에제1 폴리실리콘막을증착하여이를선택적으로성장시켜제2 폴리실리콘막을형성한다. 따라서플로팅게이트에서인터폴리절연막이형성되는면적을최대한확보하고, 플로팅게이트간의간격을 0.1㎛까지줄이면서제조공정을단순화할수 있다.

公开(公告)号：KR1020000015126A

公开(公告)日：2000-03-15

申请号：KR1019980034867

申请日：1998-08-27

Applicant: 삼성전자주식회사

Inventor： 박경원 ,  박태서 ,  박문한

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation structure and method thereof are provided to prevent a gate oxide thinning by rounding an edge portion of an active region defined by the trench. CONSTITUTION: The method comprises the steps of forming a trench (310) for defining an active region (150) by etching exposed semiconductor substrate (100) by a mask pattern (250); filling an isolation insulator into the trench (310); forming an isolating insulator pattern (350) to expose the mask pattern (250) by etching the isolation insulator; and removing the mask pattern (250) and simultaneously rounding edge portions of the exposed active region (150).

Abstract translation: 目的：提供沟槽隔离结构及其方法，以通过使由沟槽限定的有源区的边缘部分倒圆来防止栅极氧化物变薄。 构成：该方法包括通过用掩模图案（250）对暴露的半导体衬底（100）进行蚀刻来形成用于限定有源区（150）的沟槽（310）的步骤; 将隔离绝缘体填充到所述沟槽（310）中; 形成隔离绝缘体图案（350）以通过蚀刻隔离绝缘体来露出掩模图案（250）; 以及去除所述掩模图案（250）并同时使所述暴露的有源区域（150）的边缘部分四舍五入。

公开(公告)号：KR100247940B1

公开(公告)日：2000-03-15

申请号：KR1019970077779

申请日：1997-12-30

Applicant: 삼성전자주식회사

Inventor： 김기준 ,  박문한

IPC: H01L21/76

Abstract: 본 발명은 식각저지 라이너를 사용하는 트렌치 소자분리 방법에 관하여 개시한다. 본 발명은 트렌치 영역의 측벽 및 바닥에 산화막 라이너를 형성하고 산화막 라이너 표면에 질소를 함유하는 가스 분위기에서 플라즈마 처리를 실시함으로써, 산화막 라이너 표면에 산화막 식각용액에 대하여 높은 식각 선택비를 보이는 식각저지 라이너를 선택적으로 형성하는 것을 특징으로 한다. 이에 따라, 트렌치 영역들 사이의 활성영역을 노출시키기 위하여 활성영역 상에 형성된 패드산화막 패턴 및 패드질화막 패턴을 과도식각공정으로 제거할지라도 트렌치 영역의 측벽이 노출되는 것을 방지할 수 있다.