公开(公告)号：KR1020050042360A

公开(公告)日：2005-05-09

申请号：KR1020030077188

申请日：2003-11-01

Applicant: 삼성전자주식회사

Inventor： 이기형 ,  유승한

IPC: H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11526 ,  H01L27/11546

Abstract: 싱글폴리 OTP 셀에서 플로팅 게이트의 상면을 PEOX막으로 덮고 있는 EPROM 소자 및 이를 포함하는 반도체 소자와 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 OTP 셀 영역과 메인 칩 영역을 가지는 반도체 기판에서 OTP 셀 영역에 OTP 셀 트랜지스터를 구성하기 위하여 형성된 플로팅 게이트를 포함한다. 반도체 기판의 메인 칩 영역에는 트랜지스터를 구성하기 위한 게이트가 형성되어 있다. PEOX막이 OTP 셀 영역 및 메인 칩 영역에 걸쳐 연장되어 있으며, PEOX막은 상기 플로팅 게이트를 이에 근접한 상태에서 덮는 동시에 상기 게이트를 그와 소정 거리 이격된 상태에서 덮는다. 메인 칩 영역에서는 게이트와 PEOX막과의 사이에 SiON막이 개재되어 있다.

公开(公告)号：KR1020030037571A

公开(公告)日：2003-05-14

申请号：KR1020010068820

申请日：2001-11-06

Applicant: 삼성전자주식회사

Inventor： 유승한 ,  유재민 ,  박상욱 ,  이태정

IPC: H01L21/762

CPC classification number: H01L21/76264 ,  H01L21/76283

Abstract: PURPOSE: A semiconductor device having trench isolation structure and a manufacturing method thereof are provided to prevent the stress induced defect of a silicon layer by forming a trench having a shallow and deep trench. CONSTITUTION: An SOI(Silicon On Insulator) substrate composed of a base substrate(200), a buried insulator layer(202) and an upper silicon layer(204), is provided with a trench region(214) located at the predetermined portion of the same and an isolation structure(228) for filling in the trench region(214). At this time, trench region(214) further includes a deep trench region(214d) formed through the upper silicon layer(204) to the upper surface of the buried insulator layer(202), and a shallow trench region(214s) formed at the peripheral portion of the deep trench region(214d). The isolation structure(228) further comprises a trench oxide layer(216), a trench liner(218a) and an isolating layer pattern(224p) for filling in the trench region(214).

Abstract translation: 目的：提供具有沟槽隔离结构的半导体器件及其制造方法，通过形成具有浅沟槽和深沟槽的沟槽来防止硅层的应力引起的缺陷。 构成：由基底基板（200），掩埋绝缘体层（202）和上硅层（204）组成的SOI（绝缘体上硅）基板设置有位于预定部分的沟槽区域（214） 相同的和用于填充沟槽区域（214）的隔离结构（228）。 此时，沟槽区域（214）还包括通过上硅层（204）到掩埋绝缘体层（202）的上表面形成的深沟槽区域（214d）和形成在 深沟槽区域（214d）的周边部分。 隔离结构（228）还包括用于填充沟槽区域（214）的沟槽氧化物层（216），沟槽衬垫（218a）和隔离层图案（224p）。

公开(公告)号：KR1020030001835A

公开(公告)日：2003-01-08

申请号：KR1020010037642

申请日：2001-06-28

Applicant: 삼성전자주식회사

Inventor： 오명환 ,  김병선 ,  유승한 ,  신명선 ,  이태정

IPC: H01L27/12 ,  H01L29/78 ,  H01L21/84

Abstract: PURPOSE: A method for fabricating a semiconductor device by using an SOI substrate is provided to remove a short-circuit phenomenon between a local wire and a silicon layer by preventing the formation of a recess portion on a field region. CONSTITUTION: A trench oxide layer(17) is formed on a trench of a silicon layer(15) of an SOI substrate in order to define a field region(FR) and an active region(AR). A gate electrode is formed on the active region(AR). The first contact hole is formed by patterning the field oxide layer(17), the silicon layer(15), and a buried oxide layer(13) of the field region(FR). A gate spacer(23) is formed on a side wall of the gate electrode. A sidewall spacer(25) is formed on both sidewalls of the first contact hole. A plurality of silicide layers(27a,27b,27c) are formed on the exposed lower silicon substrate(11). A recess barrier and the first photoresist pattern are formed thereon. A field recess barrier pattern(29a), an interlayer dielectric(33), and the second photoresist pattern(35) are formed thereon. The second contact hole(37) is formed by patterning the interlayer dielectric(33).

Abstract translation: 目的：提供一种通过使用SOI衬底制造半导体器件的方法，以通过防止在场区域上形成凹陷部分来消除局部线和硅层之间的短路现象。 构成：为了限定场区（FR）和有源区（AR），在SOI衬底的硅层（15）的沟槽上形成沟槽氧化物层（17）。 在有源区（AR）上形成栅电极。 通过对场区（17），硅层（15）和场区（FR）的掩埋氧化物层（13）进行构图来形成第一接触孔。 栅极间隔物（23）形成在栅电极的侧壁上。 侧壁间隔件（25）形成在第一接触孔的两个侧壁上。 在暴露的下硅基板（11）上形成多个硅化物层（27a，27b，27c）。 在其上形成凹陷屏障和第一光致抗蚀剂图案。 在其上形成场凹陷屏障图案（29a），层间电介质（33）和第二光致抗蚀剂图案（35）。 第二接触孔（37）通过图案化层间电介质（33）而形成。