公开(公告)号：KR1020100000216A

公开(公告)日：2010-01-06

申请号：KR1020080059628

申请日：2008-06-24

Applicant: 삼성전자주식회사

Inventor： 박재현 ,  한정욱 ,  유재민 ,  박상훈 ,  윤인구 ,  노관종 ,  정용석 ,  우종성

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/517 ,  Y10S438/954

Abstract: PURPOSE: A multi bit SONOS transistor and method for manufacturing the same are provided to laminates the charge trapping layer on the semiconductor substrate and store multi-bit in the charge trapping layer. CONSTITUTION: The multi-bit SONOS transistor is arranged in the semiconductor device. In this case, the semiconductor device comprises the bottom electrode(110) and lower part oxide-nitride-oxide layer(120). The bottom electrode is arranged on the semiconductor substrate(100). The lower part ONO is arranged on the bottom electrode. The semiconductor device more includes the conductive layer(130), and the top oxide-nitride-oxide layer(160) and upper electrode(170). The conductive layer is arranged on the lower part oxide-nitride-oxide layer. The top oxide-nitride-oxide layer is arranged on the conductive layer. The upper electrode is arranged on the top oxide-nitride-oxide layer.

Abstract translation: 目的：提供多位SONOS晶体管及其制造方法，以在半导体衬底上层叠电荷俘获层并将多位存储在电荷俘获层中。 构成：多位SONOS晶体管布置在半导体器件中。 在这种情况下，半导体器件包括底部电极（110）和下部氧化物 - 氧化物 - 氧化物层（120）。 底部电极布置在半导体衬底（100）上。 下部ONO布置在底部电极上。 半导体器件还包括导电层（130）和顶部氧化物 - 氮化物 - 氧化物层（160）和上部电极（170）。 导电层布置在下部氧化物 - 氮化物 - 氧化物层上。 顶部氧化物 - 氮化物 - 氧化物层被布置在导电层上。 上部电极配置在氧化氮化物 - 氧化物层的顶部。

公开(公告)号：KR1020080073579A

公开(公告)日：2008-08-11

申请号：KR1020070012349

申请日：2007-02-06

Applicant: 삼성전자주식회사

Inventor： 정영천 ,  권철순 ,  유재민 ,  박재현 ,  권용욱 ,  윤인구 ,  임병철

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/67075 ,  H01L21/76838

Abstract: A flash memory having a bridge floating gate and a manufacturing method thereof are provided to reduce a TAT(Trap Assisted Tunneling) due to trapped electrons by replacing a tunnel oxide film with an air layer in a bridge-type floating gate. A device isolation film(110) defines an active region on a semiconductor substrate. A floating gate film(130a) is separated from the substrate and supported by the device isolation film. An inter-gate insulation film(150) covers the floating gate film. A control gate film(160) covers the inter-gate insulation film. A source or drain region is separated from the floating gate film in the substrate. An air layer(120a) is formed between the substrate and the floating gate film. A super thin oxide layer is formed on a surface of the floating gate film and the substrate, which are opposed to each other with the air layer between them.

Abstract translation: 提供具有桥式浮动栅极的闪存及其制造方法，以通过在桥式浮动栅极中用空气层代替隧道氧化物膜来减少由于捕获的电子而产生的TAT（陷阱辅助隧穿）。 器件隔离膜（110）限定半导体衬底上的有源区。 浮栅膜（130a）与衬底分离并由器件隔离膜支撑。 栅极间绝缘膜（150）覆盖浮栅膜。 控制栅膜（160）覆盖栅极间绝缘膜。 源极或漏极区域与衬底中的浮栅膜分离。 在基板和浮栅之间形成空气层（120a）。 在浮置栅极膜和基板的表面上形成超薄氧化物层，它们彼此相对，并且它们之间具有空气层。

公开(公告)号：KR100791331B1

公开(公告)日：2008-01-03

申请号：KR1020060006449

申请日：2006-01-20

Applicant: 삼성전자주식회사

Inventor： 문정호 ,  권철순 ,  유재민 ,  박재현 ,  정영천 ,  윤인구

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/42324 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/7885

Abstract: 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 반도체 기판 내에 형성된 소스 영역과, 소스 영역과 일부 오버랩되도록 형성된 게이트 절연막과, 소스 영역과 오버랩되는 영역에서 전계가 일정하게 형성되도록 하는 구조를 가지며. 게이트 절연막 상부에 형성된 플로팅 게이트와, 플로팅 게이트 상부로부터 플로팅 게이트의 일측벽을 따라 절연되어 형성된 컨트롤 게이트와, 플로팅 게이트와 컨트롤 게이트 사이에 개재된 게이트간 절연막 및 컨트롤 게이트의 타측과 인접하여 형성된 드레인 영역을 포함한다.
비휘발성 메모리 소자, 플로팅 게이트

公开(公告)号：KR100532352B1

公开(公告)日：2005-12-01

申请号：KR1020030057771

申请日：2003-08-21

Applicant: 삼성전자주식회사

Inventor： 문정호 ,  유재민 ,  이돈우 ,  권철순 ,  윤인구 ,  이용선 ,  박재현

IPC: H01L27/10

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/11539

Abstract: 메모리 소자와 로직 회로가 머지된 반도체 장치 및 반도체 장치의 제조 방법에 개시되어 있다. 상기 반도체 장치는 메모리 셀 영역과 로직 영역으로 구분된 기판에서, 상기 메모리 셀 영역 상에 형성된 스프릿 게이트 전극 구조물과, 상기 스프릿 게이트 전극 구조물 및 기판 표면에 형성된 실리콘 산화막과, 상기 실리콘 산화막이 형성되어 있는 스프릿 게이트 전극 구조물의 양측면에 구비되고, 하부 측면이 상부 측면에 비해 측방으로 돌출된 형상을 갖는 워드 라인 및 상기 로직 영역에 형성되고, 상기 워드 라인의 채널 길이에 비해 얇은 두께를 갖는 로직 게이트 패턴을 포함한다. 상기 워드 라인의 하부 측면이 돌출되어 채널 길이를 증가시킬 수 있다.

公开(公告)号：KR100435261B1

公开(公告)日：2004-06-11

申请号：KR1020020046499

申请日：2002-08-07

Applicant: 삼성전자주식회사

Inventor： 권철순 ,  유재민 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  박상욱 ,  김주찬 ,  김국민 ,  조민수 ,  류의열

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: The method of manufacturing a split gate flash memory device includes the steps of (a) providing a semiconductor substrate of a conductivity type opposite to that of a first junction region; (b) sequentially forming a first dielectric film, a first conductive film, a second dielectric film and a third dielectric film on an overall upper face of the substrate; (c) etching the third dielectric film by a given thickness so as to expose the second dielectric film; (d) removing the exposed second dielectric film, and eliminating the remaining third dielectric film; (e) etching the first conductive film and the second dielectric film by a given thickness so as to partially expose the first conductive line and the first conductive film; (f) forming a fourth dielectric film on a portion of the exposed first conductive line and first conductive film; (g) eliminating the remaining second dielectric film remained, and exposing the first conductive film provided in a lower part thereof; and (h) etching the first dielectric film and the first conductive film exposed by the removal of the second dielectric film using the fourth dielectric film as an etch mask, and forming a second gate dielectric film and a word line.

Abstract translation: 制造分栅快闪存储器件的方法包括以下步骤：（a）提供导电类型与第一结区的导电类型相反的半导体衬底; （b）在衬底的整个上表面上顺序地形成第一电介质膜，第一导电膜，第二电介质膜和第三电介质膜; （c）将第三电介质膜蚀刻一定的厚度以暴露第二电介质膜; （d）去除暴露的第二介电膜，并去除剩余的第三介电膜; （e）将所述第一导电膜和所述第二电介质膜蚀刻预定的厚度，以部分暴露所述第一导电线和所述第一导电膜; （f）在暴露的第一导线和第一导电膜的一部分上形成第四介电膜; （g）除去剩余的第二电介质膜，并暴露设置在其下部的第一导电膜; （h）使用第四电介质膜作为蚀刻掩模，蚀刻通过去除第二电介质膜而暴露的第一电介质膜和第一导电膜，以及形成第二栅极电介质膜和字线。

公开(公告)号：KR100402392B1

公开(公告)日：2003-10-17

申请号：KR1020010068820

申请日：2001-11-06

Applicant: 삼성전자주식회사

Inventor： 유승한 ,  유재민 ,  박상욱 ,  이태정

IPC: H01L21/762

CPC classification number: H01L21/76264 ,  H01L21/76283

Abstract: A semiconductor device having a trench isolation structure and a method of fabricating the same are provided. The device has a trench region and an isolation structure. The trench region is disposed to define an active region at a predetermined region of an SOI substrate formed by sequentially stacking a buried insulating layer and an upper silicon layer on a base substrate. The isolation structure fills an inside of the trench region. The trench region has a deep trench region where the upper silicon layer penetrates to the buried insulating layer and a shallow trench region existing at an outside of the deep trench region. The method of forming a trench region with deep and shallow trench regions includes patterning an upper silicon layer of an SOI substrate. A trench oxide layer and a trench liner are conformally formed on a sidewall and a bottom of the trench region. The trench liner on the bottom of the trench region, the trench oxide layer, and the upper silicon layer are successively patterned to form the deep trench region where the buried insulating layer is exposed. The trench region existing at an outside of the deep trench region corresponds to the shallow trench region.

Abstract translation: 提供了一种具有沟槽隔离结构的半导体器件及其制造方法。 该器件具有沟槽区域和隔离结构。 沟槽区被设置为在SOI衬底的预定区域处限定有源区，该SOI衬底通过在衬底基板上顺序地堆叠埋入绝缘层和上硅层而形成。 隔离结构填充沟槽区域的内部。 沟槽区域具有深硅沟道区域，其中上硅层穿透到掩埋绝缘层，浅沟道区域存在于深沟沟道区域的外部。 形成具有深和浅沟槽区的沟槽区的方法包括图案化SOI衬底的上硅层。 沟槽氧化物层和沟槽衬垫共形地形成在沟槽区域的侧壁和底部上。 沟槽区域的底部上的沟槽衬垫，沟槽氧化物层和上部硅层依次图案化以形成暴露掩埋绝缘层的深沟槽区域。 存在于深沟槽区域外侧的沟槽区域对应于浅沟槽区域。

公开(公告)号：KR1020090096064A

公开(公告)日：2009-09-10

申请号：KR1020080021403

申请日：2008-03-07

Applicant: 삼성전자주식회사

Inventor： 정영천 ,  한정욱 ,  유재민 ,  박재현 ,  노관종 ,  임병철 ,  정용석

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L27/11521 ,  H01L21/28141 ,  H01L21/28273 ,  H01L21/76897 ,  H01L29/513 ,  H01L29/66477

Abstract: A nonvolatile memory device having a vertical cell and a method for manufacturing the same are provided to obtain a suitable process for a high integration device by forming a floating gate and a control gate on a side of a vertical active region. In a nonvolatile memory device having a vertical cell and a method for manufacturing the same, a plurality of vertical active areas is formed on a semiconductor substrate(100). A source and a drain(130) are formed at the lower part of the vertical active area upper part and side. A tunnel dielectric layer(135) is formed on the side wall of the vertical activity area, and a floating gate electrode(140) is formed on the tunnel oxide film. An inter layer dielectric(145) is formed on the floating gate electrode. A control gate(150) is formed while surrounding the inter-layer insulating film and the floating gate electrode.

Abstract translation: 提供具有垂直单元的非易失性存储器件及其制造方法，以通过在垂直有源区域的侧面上形成浮置栅极和控制栅极来获得高集成度器件的合适的工艺。 在具有垂直单元的非易失性存储器件及其制造方法中，在半导体衬底（100）上形成多个垂直有源区。 源极和漏极（130）形成在垂直有源区域上部和侧部的下部。 隧道介电层（135）形成在垂直活动区域的侧壁上，并且在隧道氧化膜上形成浮栅电极（140）。 在浮栅电极上形成层间电介质（145）。 在围绕层间绝缘膜和浮栅电极的同时形成控制栅极（150）。

公开(公告)号：KR1020080028129A

公开(公告)日：2008-03-31

申请号：KR1020060093518

申请日：2006-09-26

Applicant: 삼성전자주식회사

Inventor： 정영천 ,  권철순 ,  유재민 ,  박재현 ,  임지운 ,  윤인구 ,  문정호 ,  임병철

IPC: H01L27/115

CPC classification number: H01L27/2436 ,  G11C16/02 ,  H01L27/2463

Abstract: A non-volatile memory device is provided to increase the electron mobility of a channel region by disposing an active region in a direction to increase the electron mobility. An active region(10) is disposed in a substrate(1) having a first surface azimuth in a first lattice direction to increase the electron mobility. A flash memory transistor(30) is formed in the active region in a second lattice direction. The active region is formed in the first lattice direction along the surface azimuth of the substrate, and the flash memory transistor is disposed in the second lattice direction at an angle of 45 degrees to the first lattice direction to increase an effective channel width of a channel region.

Abstract translation: 提供非易失性存储器件以通过在增加电子迁移率的方向上设置有源区来增加沟道区的电子迁移率。 有源区域（10）设置在具有第一晶格方向的第一表面方位的衬底（1）中以增加电子迁移率。 闪存晶体管（30）在第二格子方向的有源区域中形成。 有源区域沿着衬底的表面方位沿第一晶格方向形成，并且闪存晶体管以与第一晶格方向成45度角的第二晶格方向设置，以增加沟道的有效沟道宽度 地区。

公开(公告)号：KR1020070020821A

公开(公告)日：2007-02-22

申请号：KR1020050075126

申请日：2005-08-17

Applicant: 삼성전자주식회사

Inventor： 정영천 ,  권철순 ,  유재민 ,  박재현 ,  임지운 ,  윤인구

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/7881 ,  H01L21/28273 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11543 ,  H01L29/42324 ,  H01L29/66825

Abstract: 개선된 팁 프로파일과 균일한 두께의 게이트 절연막을 갖는 스플릿 게이트 타입의 불휘발성 메모리 장치의 제조 방법에서, 제1 게이트 절연막 및 제1 도전막이 기판 상에 형성되며, 산화막 패턴은 상기 도전막을 부분적으로 산화시킴으로써 형성된다. 상기 산화막 패턴을 마스크로 사용하여 상기 제1 도전막을 식각함으로써 상기 제1 게이트 절연막 상에 플로팅 게이트 전극이 형성된다. 상기 플로팅 게이트 전극이 형성된 기판의 전체 표면 상에 제1 실리콘막을 형성한 후, 상기 제1 실리콘막을 산화시킴으로써 상기 플로팅 게이트 전극의 측면들 및 상기 플로팅 게이트 전극과 인접하는 상기 기판의 표면 부위들 상에 터널 절연막 및 제2 게이트 절연막이 각각 형성된다. 상기 터널 절연막 및 상기 제2 게이트 절연막 상에 컨트롤 게이트 전극을 형성한다. 상기 컨트롤 게이트 전극이 형성된 기판의 전체 표면 상에 제2 실리콘막을 형성하고, 상기 제2 실리콘막을 열산화막으로 형성한다.

Abstract translation: 在一个改进的尖头外形和具有栅极绝缘膜与所述分割栅型非易失性存储器件的具有均匀厚度的制造方法中，形成在第一栅极绝缘膜和第一导电膜的基板上，形成氧化膜图案的氧化膜的电导率是部分地 通过在形成。 通过使用氧化膜图案作为掩模蚀刻第一导电膜，在第一栅极绝缘膜上形成浮置栅电极。 在衬底的浮置栅电极的表面积是所述第一接近侧表面和通过氧化硅膜的基板的整个表面上形成膜，其上形成有浮置栅电极的浮置栅电极之后所述第一硅 分别形成隧道绝缘膜和第二栅极绝缘膜。 控制栅电极形成在隧道绝缘膜和第二栅极绝缘膜上。 在其上形成有控制栅电极的基板的整个表面上形成第二硅膜，并且将第二硅膜形成为热氧化膜。

公开(公告)号：KR1020040013529A

公开(公告)日：2004-02-14

申请号：KR1020020046499

申请日：2002-08-07

Applicant: 삼성전자주식회사

Inventor： 권철순 ,  유재민 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  박상욱 ,  김주찬 ,  김국민 ,  조민수 ,  류의열

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A method for fabricating a split-gate flash memory device is provided to prevent resistance from being reduced by a decreased area of a wordline by forming a vertical sidewall of the wordline and by making the width of the sidewall of the wordline uniform. CONSTITUTION: The first spacer surrounds a floating gate. The first junction region of a predetermined conductivity type is formed in the substrate, overlapping the first spacer. The first conductive line is formed on the first junction region, contacting the first spacer. A semiconductor substrate having an opposite conductivity type to the first junction region is prepared. The first insulation layer, the first conductive layer, the second insulation layer and the third insulation layer are sequentially formed on the substrate. The third insulation layer is etched to expose the second insulation layer. The exposed second insulation layer is eliminated. The remaining third insulation layer is removed. The first conductive layer and the second insulation layer are etched by a predetermined thickness to expose a part of the first conductive line and the first conductive layer. The fourth insulation layer is formed in a part of the first conductive line and the first conductive layer. The remaining second insulation layer is eliminated to expose the first conductive layer. The second insulation layer is removed by using the fourth insulation layer as a mask so that the exposed first insulation layer and the exposed conductive layer are etched to form the second gate insulation layer and the wordline.

Abstract translation: 目的：提供一种用于制造分闸式快闪存储器件的方法，以通过形成字线的垂直侧壁并使字线的侧壁的宽度均匀来防止字线减小的面积减小。 构成：第一个间隔围绕一个浮动门。 在衬底中形成预定导电类型的第一结区，与第一间隔物重叠。 第一导电线形成在第一接合区域上，与第一间隔物接触。 制备具有与第一结区相反的导电类型的半导体衬底。 第一绝缘层，第一导电层，第二绝缘层和第三绝缘层依次形成在基板上。 蚀刻第三绝缘层以露出第二绝缘层。 暴露的第二绝缘层被消除。 剩下的第三绝缘层被去除。 第一导电层和第二绝缘层被蚀刻预定厚度以暴露第一导电线和第一导电层的一部分。 第四绝缘层形成在第一导电线和第一导电层的一部分中。 消除剩余的第二绝缘层以露出第一导电层。 通过使用第四绝缘层作为掩模去除第二绝缘层，使得暴露的第一绝缘层和暴露的导电层被蚀刻以形成第二栅极绝缘层和字线。