公开(公告)号：KR1020100092810A

公开(公告)日：2010-08-23

申请号：KR1020090012116

申请日：2009-02-13

Applicant: 삼성전자주식회사

Inventor： 오진용 ,  조상연 ,  이준희 ,  윤재선 ,  김성수

IPC: G11C16/30 ,  G11C16/34 ,  H01L27/115

CPC classification number: G11C16/10 ,  G11C16/12 ,  G11C16/0483

Abstract: PURPOSE: A wiring voltage applying method of a semiconductor is provided to prevent the formation of the parasitic field effect transistor by applying the control voltage to the control wiring lower than the other wirings with the wirings adjacent to the active area being the control wiring. CONSTITUTION: The operation voltage required for operating a semiconductor device is applied to at least one of a plurality of wirings. A wiring adjacent to at least one active area among the plurality of wirings is applied with the voltage being lower than the operation voltage. A first active area(121) is formed with a first selecting transistor including a first gate electrode(122). A second active area(131) is formed with a second selection transistor including a second gate electrode(132).

Abstract translation: 目的：提供一种半导体的布线电压施加方法，通过将控制线施加到控制布线的下方以防止形成寄生场效应晶体管，该控制布线比其它布线低，其中布线与作为控制布线的有源区域相邻。 构成：将操作半导体器件所需的工作电压应用于多个布线中的至少一个布线。 与多个布线中的至少一个有效区域相邻的布线被施加有低于操作电压的电压。 第一有源区（121）形成有包括第一栅电极（122）的第一选择晶体管。 第二有源区（131）形成有包括第二栅电极（132）的第二选择晶体管。

公开(公告)号：KR100481860B1

公开(公告)日：2005-04-11

申请号：KR1020020054460

申请日：2002-09-10

Applicant: 삼성전자주식회사

Inventor： 윤재선 ,  신진현

IPC: H01L27/115

CPC classification number: H01L29/66825 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324

Abstract: 비휘발성 메모리 장치의 트랜지스터 및 그 형성 방법을 제공한다. 이 트랜지스터의 형성 방법은 반도체기판 상에 게이트 패턴을 형성한 후, 게이트 패턴을 포함하는 반도체기판의 전면에 확산 방지막을 형성하는 단계를 포함한다. 이후, 확산 방지막을 이방성 식각하여 게이트 패턴의 측면에 확산 방지 스페이서를 형성한다. 이때, 게이트 패턴은 차례로 적층된 게이트 산화막, 부유 게이트, 게이트 층간절연막 패턴 및 제어 게이트로 이루어진다. 이후, 확산 방지 스페이서가 형성된 반도체기판에 대해 열산화 공정을 실시한다. 이에 따라, 부유 게이트의 하부 모서리는 열산화되어 라운드된 프로파일을 갖고, 결과적으로 막의 가장자리에서의 두께와 중앙에서의 두께의 차이는 게이트 층간절연막 패턴보다 게이트 산화막의 경우가 더 크게 된다.

公开(公告)号：KR1020130085293A

公开(公告)日：2013-07-29

申请号：KR1020120006350

申请日：2012-01-19

Applicant: 삼성전자주식회사

Inventor： 윤재선 ,  남정석 ,  신진현

IPC: H01L27/115 ,  H01L21/8247 ,  G11C16/00

CPC classification number: H01L27/11524 ,  H01L27/11519 ,  H01L27/11565 ,  H01L27/1157 ,  H01L21/823493

Abstract: PURPOSE: A semiconductor memory device reduces vertical parasitic capacitance between a well drive line and bit lines and thereby can improve credibility of the semiconductor memory device. CONSTITUTION: A well dopant layer (101) of a first conductivity type comprises a cell array region (CAR) and a well drive region (WDR) adjacent to the cell array region. Multiple word lines (WL) are arranged on the well dopant layer. Bit lines cross word lines on the well dopant layer of the cell array region and are connected to a drain region of a second conductivity type formed within the well dopant layer. A well drive line crosses word lines on the well dopant layer of the well drive region and is connected to the well dopant layer of the first conductivity type.

Abstract translation: 目的：半导体存储器件降低阱驱动线和位线之间的垂直寄生电容，从而可以提高半导体存储器件的可信度。 构成：第一导电类型的阱掺杂剂层（101）包括与电池阵列区域相邻的电池阵列区域（CAR）和阱驱动区域（WDR）。 多个字线（WL）被布置在阱掺杂剂层上。 位线在单元阵列区的阱掺杂剂层上交叉字线并且连接到在阱掺杂剂层内形成的第二导电类型的漏极区。 井驱动线穿过井驱动区的阱掺杂剂层上的字线并连接到第一导电类型的阱掺杂剂层。

公开(公告)号：KR1020110114018A

公开(公告)日：2011-10-19

申请号：KR1020100033419

申请日：2010-04-12

Applicant: 삼성전자주식회사

Inventor： 윤재선

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: G11C16/10 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11565 ,  H01L27/11573

Abstract: 비휘발성 기억 소자를 제공한다. 이 소자는 서로 이격된 제1 영역 및 제2 영역을 포함하는 기판을 구비한다. 제1 영역의 기판 상에 스트링 라인 그룹이 배치되고, 제2 영역의 기판 상부에 바이어스 배선 그룹이 배치된다. 바이어스 배선 그룹은 스트링 라인 그룹 내 스트링 선택 라인, 워드 라인들 및 접지 선택 라인에 각각 전기적으로 접속된 스트링 선택 바이어스 배선, 셀 바이어스 배선들, 및 접지 선택 바이어스 배선을 포함한다. 바이어스 배선 그룹 내에서 스트링 선택 바이어스 배선은 접지 선택 바이어스 배선 및 셀 바이어스 배선들 사이에 배치된다.

公开(公告)号：KR1020040032531A

公开(公告)日：2004-04-17

申请号：KR1020020061720

申请日：2002-10-10

Applicant: 삼성전자주식회사

Inventor： 신진현 ,  윤재선

IPC: H01L21/762

CPC classification number: H01L21/76224

Abstract: PURPOSE: A method for forming a semiconductor device having a trench isolation layer is provided to be capable of minimizing the generation of a dent portion. CONSTITUTION: A buffer insulating layer(102) and a hard mask layer(103) are sequentially formed on a semiconductor substrate(101). An opening portion(104) is formed by sequentially patterning the hard mask layer and the buffer insulating layer for partially exposing the semiconductor substrate. A trench(105) is formed by selectively etching the exposed semiconductor substrate. The lower portion of the trench is filled with a lower isolation layer(115). The upper portion of the trench is then filled with an upper isolation layer(120). Then, the hard mask layer and the buffer insulating layer are removed from the resultant structure.

Abstract translation: 目的：提供一种形成具有沟槽隔离层的半导体器件的方法，以能够最小化凹陷部分的产生。 构成：缓冲绝缘层（102）和硬掩模层（103）依次形成在半导体衬底（101）上。 通过对硬掩模层和缓冲绝缘层进行顺序构图以部分地暴露半导体衬底而形成开口部分（104）。 通过选择性地蚀刻暴露的半导体衬底来形成沟槽（105）。 沟槽的下部填充有下隔离层（115）。 然后用上隔离层（120）填充沟槽的上部。 然后，从所得到的结构中去除硬掩模层和缓冲绝缘层。

公开(公告)号：KR101604417B1

公开(公告)日：2016-03-17

申请号：KR1020100033419

申请日：2010-04-12

Applicant: 삼성전자주식회사

Inventor： 윤재선

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: G11C16/10 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11565 ,  H01L27/11573

Abstract: 비휘발성기억소자를제공한다. 이소자는서로이격된제1 영역및 제2 영역을포함하는기판을구비한다. 제1 영역의기판상에스트링라인그룹이배치되고, 제2 영역의기판상부에바이어스배선그룹이배치된다. 바이어스배선그룹은스트링라인그룹내 스트링선택라인, 워드라인들및 접지선택라인에각각전기적으로접속된스트링선택바이어스배선, 셀바이어스배선들, 및접지선택바이어스배선을포함한다. 바이어스배선그룹내에서스트링선택바이어스배선은접지선택바이어스배선및 셀바이어스배선들사이에배치된다.

公开(公告)号：KR100476934B1

公开(公告)日：2005-03-16

申请号：KR1020020061720

申请日：2002-10-10

Applicant: 삼성전자주식회사

Inventor： 신진현 ,  윤재선

IPC: H01L21/762

CPC classification number: H01L21/76224

Abstract: 트렌치 소자분리막을 갖는 반도체소자의 형성방법을 제공한다. 이 방법은 반도체기판에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 구비한다. 하드마스크막 및 버퍼절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키는 개구부를 형성한다. 노출된 반도체기판을 선택적으로 식각하여 트렌치를 형성하고, 트렌치 내에 상부 측벽에 홈을 갖는 하부 소자분리막을 형성한다. 하부 소자분리막 상에 홈 및 트렌치를 채우는 상부 소자분리막을 형성하고, 하드마스크막 및 버퍼절연막을 반도체기판이 노출될때가지 식각하여 제거한다. 이때, 홈은 반도체기판의 표면으로 부터 소정의 깊이를 갖는다.

公开(公告)号：KR100316714B1

公开(公告)日：2001-12-12

申请号：KR1019990025819

申请日：1999-06-30

Applicant: 삼성전자주식회사

Inventor： 이찬조 ,  윤재선 ,  최정혁

IPC: H01L27/115

Abstract: 본발명은플래쉬메모리소자의셀을제조하는방법에관한것으로, 반도체기판의활성영역에터널산화막을형성하고, 터널산화막이형성된반도체기판전면에반도체막(semiconductor layer), 보호막, 및제1 도전막을차례로형성한다. 제1 도전막을패터닝하여제1 도전막패턴을형성하고, 제1 도전막패턴측벽에스페이서를형성한다. 스페이서및 제1 도전막패턴을식각마스크로사용하여보호막패턴을식각함으로써제1 도전막패턴보다넓은폭을갖는보호막패턴을형성한다. 보호막패턴에의해노출되는반도체막을식각하여터널산화막을덮는반도체막패턴을형성함과동시에제1 도전막패턴및 스페이서를제거한다. 보호막패턴을습식식각공정으로제거하여반도체막패턴을노출시킨다. 반도체막패턴을이온주입공정으로도우핑시키고, 도우핑된반도체막패턴이형성된반도체기판전면에층간절연막및 제2 도전막을형성한다. 제2 도전막, 층간절연막및 도우핑된반도체막패턴을차례로패터닝하여터널산화막의소정영역을덮는부유게이트를형성함과동시에부유게이트상부를지나는층간절연막패턴및 제어게이트전극역할을하는워드라인을형성한다.