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公开(公告)号：KR101561062B1
公开(公告)日：2015-10-19
申请号：KR1020090012116
申请日：2009-02-13
Applicant: 삼성전자주식회사
IPC: G11C16/30 , G11C16/34 , H01L27/115
CPC classification number: G11C16/10
Abstract: 본발명은반도체장치의배선전압인가방법에관한것으로, 복수의액티브(active) 영역들및 복수의액티브영역들을서로절연시키는필드(field) 영역을가지고, 필드영역에는복수의배선들이형성된반도체장치의배선전압인가방법으로서, 복수의배선들중 적어도하나에반도체장치의동작에필요한동작전압을인가하고, 복수의배선들중 복수의액티브영역들중 적어도하나에인접한배선에동작전압보다낮은전압을인가함으로써, 필드영역의배선에의해형성될수 있는가상의기생트랜지스터에의한누설전류를줄일수 있다.
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公开(公告)号：KR1020040022875A
公开(公告)日：2004-03-18
申请号：KR1020020054460
申请日：2002-09-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/66825 , H01L21/28273 , H01L27/115 , H01L29/42324
Abstract: PURPOSE: A method for forming a gate structure of a non-volatile memory(NVM) device is provided to recover etch damage caused by a gate pattern formation process by performing a thermal oxide process after a diffusion blocking spacer covering the sidewall of a gate pattern is formed. CONSTITUTION: The gate pattern(200) in which a gate oxide layer(110), a floating gate(120), a gate interlayer dielectric pattern(130) and a control gate(140) are sequentially formed is formed on a semiconductor substrate(100). A diffusion blocking layer is formed on the front surface of the semiconductor substrate including the gate pattern. The diffusion blocking layer is anisotropically etched to form the diffusion blocking spacer(164a). A thermal oxide process is performed on the semiconductor substrate including the diffusion blocking spacer.
Abstract translation: 目的：提供一种用于形成非易失性存储器（NVM）器件的栅极结构的方法，用于通过在覆盖栅极图案的侧壁的扩散阻挡间隔物之后执行热氧化工艺来恢复由栅极图案形成工艺引起的蚀刻损伤 形成了。 构成：在半导体衬底上形成栅极氧化物层（110），浮动栅极（120），栅极层间介质图案（130）和控制栅极（140）的栅极图案（200） 100）。 在包括栅极图案的半导体衬底的前表面上形成扩散阻挡层。 扩散阻挡层被各向异性地蚀刻以形成扩散阻挡间隔物（164a）。 在包括扩散阻挡间隔物的半导体衬底上进行热氧化处理。
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公开(公告)号：KR1020160075077A
公开(公告)日：2016-06-29
申请号：KR1020140184594
申请日：2014-12-19
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/11573 , H01L27/11575 , H01L27/11521
Abstract: 반도체소자는셀 어레이영역및 계단영역을포함한다. 상기셀 어레이영역내에셀 게이트도전성패턴이배치된다. 상기셀 게이트도전성패턴은상기계단영역으로연장된다. 상기셀 어레이영역내에셀 수직구조체가배치된다. 상기셀 수직구조체는상기셀 게이트도전성패턴을관통한다. 상기계단영역내의상기셀 게이트도전성패턴상에셀 게이트콘택구조체가배치된다. 상기셀 게이트도전성패턴내에셀 게이트콘택영역이배치된다. 상기셀 게이트콘택영역은상기셀 콘택구조체와정렬된다. 상기셀 게이트도전성패턴과이격된제1 주변콘택구조체가배치된다. 상기제1 주변콘택구조체와이격된제2 주변콘택구조체가배치된다. 상기제1 주변콘택구조체하부에제1 주변콘택영역이배치된다. 상기제2 주변콘택구조체하부에제2 주변콘택영역이배치된다. 상기셀 게이트콘택영역은제1 원소를포함하고, 상기셀 게이트도전성패턴은상기제1 원소를포함하지않는다.
Abstract translation: 本发明提供能够提高集成度并简化处理的半导体器件。 半导体器件包括单元阵列区域和逐步区域。 导电单元栅极图案被放置在单元阵列区域内。 导电单元栅极图案延伸到逐步区域。 垂直单元结构放置在单元阵列区域内。 垂直单元结构穿过导电单元栅极图案。 电池栅极接触结构被放置在阶梯状区域内的导体单元栅极图案上。 电池栅极接触区域被放置在导电单元栅极图案内。 电池栅极接触区域与电池接触结构对准。 将第一周围接触结构放置在远离导电单元栅极图案的位置。 第二周围接触结构远离第一周围接触结构放置。 围绕接触区域的第一个周围放置在第一周围接触结构的下方。 第二周围接触区域放置在第二周围接触结构的下方。 单元栅极接触区域包括第一元件，而导电单元栅极图案不包括第一元件。
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公开(公告)号：KR1020160069903A
公开(公告)日：2016-06-17
申请号：KR1020140176089
申请日：2014-12-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L23/5226 , H01L23/528 , H01L27/11573 , H01L2924/0002 , H01L2924/00 , H01L27/11526 , H01L27/11521
Abstract: 반도체소자는반도체기판상에배치되며개구부를갖는반도체패턴을포함한다. 상기반도체패턴은제1 도전형을갖는제1 불순물영역및 상기제1 도전형과다른제2 도전형을갖는제2 불순물영역을포함한다. 상기반도체기판과상기반도체패턴사이에주변트랜지스터가배치된다. 상기반도체기판과상기반도체패턴사이에제1 주변배선구조체가배치된다. 상기제1 주변배선구조체는상기주변트랜지스터와전기적으로연결된다. 상기반도체패턴상에셀 게이트도전성패턴들이배치된다. 상기셀 게이트도전성패턴들을관통하며상기반도체패턴과연결되는셀 수직구조체들이배치된다. 상기셀 수직구조체들상에셀 비트라인콘택플러그들이배치된다. 상기셀 비트라인콘택플러그들상에배치되는비트라인이배치된다. 상기비트라인과상기제1 주변배선구조체사이에주변비트라인콘택구조체가배치된다. 상기주변비트라인콘택구조체는상기반도체패턴의상기개구부를지난다.
Abstract translation: 半导体器件包括设置在半导体衬底上并具有开口的半导体图案。 半导体图案包括第一导电类型的第一杂质区域和不同于第一导电类型的第二导电类型的第二杂质区域。 外围晶体管设置在半导体衬底和半导体图案之间。 第一外围配线结构设置在半导体衬底和半导体图案之间。 第一外围配线结构电连接到外围晶体管。 单元栅极导电图案设置在半导体图案上。 设置通过要连接到半导体图案的单元栅极导电图案的单元垂直结构。 单元位线接触插头设置在电池垂直结构上。 位线被布置在单元位线接触插头上。 周边位线接触结构设置在位线和第一外围布线结构之间。 外围位线接触结构通过半导体图案的开口。
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Patent Agency Ranking
公开(公告)号：KR1020160066898A
公开(公告)日：2016-06-13
申请号：KR1020140172283
申请日：2014-12-03
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L23/528 , H01L23/3192 , H01L23/552 , H01L27/0688 , H01L27/11573 , H01L27/11582 , H01L2924/0002 , H01L2924/00 , H01L27/11509 , H01L27/11512
Abstract: 반도체소자는반도체기판상에배치되는셀 반도체패턴을포함한다. 상기반도체기판상에반도체더미패턴이배치된다. 상기반도체더미패턴은상기셀 반도체패턴과동일평면에배치된다. 상기반도체기판과상기셀 반도체패턴사이에주변회로가배치된다. 상기반도체기판과상기셀 반도체패턴사이에주변배선구조체가배치된다. 상기주변배선구조체는상기주변회로와전기적으로연결되고상기셀 반도체패턴외측으로연장된다. 상기반도체기판과상기셀 반도체패턴사이에내측더미구조체가배치된다. 상기내측더미구조체의일부는상기주변배선구조체의일부와동일평면에배치된다. 상기반도체기판상에상기셀 반도체패턴과중첩하지않는외측더미구조체가배치된다. 상기외측더미구조체의일부는상기주변배선구조체의일부와동일평면에배치된다. 상기셀 반도체패턴상에셀 어레이영역이배치된다. 상기셀 반도체패턴과상기반도체기판사이에도전성차폐패턴이배치된다. 상기도전성차폐패턴은상기주변회로및 상기주변배선구조체상에배치된다.
Abstract translation: 本发明涉及包括布置在半导体衬底上的单元半导体图案的半导体器件。 在半导体衬底上布置半导体虚拟图案。 半导体虚拟图案被布置在与单元半导体图案相同的表面上。 此外，在半导体衬底和单元半导体图案之间设置外围电路。 此外，在半导体衬底和电池半导体图案之间布置外围配线结构。 外围配线结构电连接到外围电路并朝向电池半导体图案的外部延伸。 同时，在半导体衬底和单元半导体图案之间布置有内部虚设结构。 内部虚拟结构的一部分布置在与外围布线结构相同的表面上。 在半导体基板上配置与电池半导体图案不重叠的外部虚设结构。 外部虚拟结构的一部分布置在与外围布线结构相同的表面上。 同时，在单元半导体图案上布置了单元阵列区域。 在电池半导体图案和半导体衬底之间布置有电导屏蔽图案，而导电屏蔽图案设置在外围电路和外围布线结构上。 本发明的目的是提供能够提高集成度的半导体器件。
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公开(公告)号：KR1020160001412A
公开(公告)日：2016-01-06
申请号：KR1020140079905
申请日：2014-06-27
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L29/788
CPC classification number: H01L29/7827 , H01L23/528 , H01L27/11519 , H01L27/11556 , H01L27/11565 , H01L27/11582 , H01L2924/0002 , H01L2924/00
Abstract: 반도체소자가제공된다. 상기반도체소자는제 1 방향으로연장되는분리절연막; 상기분리절연막과이격되는제 1 수직채널기둥; 상기제 1 방향과수직한제 2 방향으로연장되고, 상기제 1 수직채널기둥과전기적으로연결되는제 1 연결배선; 상기제 2 방향으로연장되고, 상기제 1 연결배선및 상기제 1 수직채널기둥을가로지르는제 1 비트라인; 및상기제 1 연결배선과중첩하고, 상기제 1 연결배선을상기제 1 비트라인과전기적으로연결하는제 1 비트컨택을포함한다. 상기제 1 비트컨택의상기제 2 방향길이는상기제 1 비트컨택의상기제 1 방향길이보다길다.
Abstract translation: 提供一种半导体器件。 半导体器件包括：沿第一方向延伸的分离绝缘层; 与分离绝缘层间隔开的第一垂直通道列; 第一连接布线在与第一方向垂直的第二方向上延伸，并且电连接到第一垂直通道列; 第一位线在第二方向上延伸，并且与第一连接布线和第一垂直沟道列交叉; 以及与所述第一连接布线重叠的第一位触点，并且将所述第一连接布线电连接到所述第一位线。 第一方向的第一位触点的长度比第一方向上的第一位触点的长度长。
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公开(公告)号：KR1020000011379A
公开(公告)日：2000-02-25
申请号：KR1019990025819
申请日：1999-06-30
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: PURPOSE: A cell manufacturing method of a flash memory device is provided to improve the reliability of the interlayer insulating layer interposed between a suspension gate and a control gate as well as to maximize the surface area of the suspension gate. CONSTITUTION: The memory cell manufacturing method comprises the steps of: forming a device separation layer(53) onto the surface of a semiconductor substrate; forming a tunnel oxidization layer(55) onto the surface of the activation area; forming a semiconductor layer(57), a protection layer(59) and a first conductive layer(61) sequentially onto the semiconductor substrate; forming a spacer(63) on the side wall of the conductive layer pattern; forming protection layer pattern keeping a certain interval from each other by etching the protection layer; exposing the protection layer pattern and the center of the device separation layer; removing the exposed protection layer pattern; and forming an interlayer insulating layer and the second conductive layer onto the whole surface of the semiconductor substrate without the protection layer pattern.
Abstract translation: 目的：提供一种闪速存储器件的电池制造方法，以提高插入在悬挂栅极和控制栅极之间的层间绝缘层的可靠性以及使悬挂栅极的表面积最大化。 构成：存储单元制造方法包括以下步骤：在半导体衬底的表面上形成器件分离层（53）; 在所述活化区域的表面上形成隧道氧化层（55）; 在半导体衬底上依次形成半导体层（57），保护层（59）和第一导电层（61）; 在所述导电层图案的侧壁上形成间隔物（63）; 通过蚀刻保护层来形成保持相互间隔一定间隔的保护层图案; 暴露保护层图案和器件分离层的中心; 去除暴露的保护层图案; 以及在半导体衬底的整个表面上形成层间绝缘层和第二导电层而没有保护层图案。
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公开(公告)号：KR1020160070245A
公开(公告)日：2016-06-20
申请号：KR1020140175816
申请日：2014-12-09
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11582 , H01L27/0688 , H01L27/11573 , H01L27/11575 , H01L27/11521
Abstract: 메모리장치가개시된다. 반도체장치는회로영역및 상기회로영역의일측에배치된연결영역을포함하는반도체기판; 상기회로영역에배치된로직회로, 및상기로직회로를덮는하부절연막을포함하는로직구조체; 상기로직구조체상의메모리구조체; 및상기회로영역에서, 상기로직구조체와상기메모리구조체사이의스트레스완화구조체를포함한다.
Abstract translation: 公开了一种存储器件。 半导体器件包括：半导体衬底，包括电路区域和布置在电路区域的一侧上的连接区域; 包括布置在电路区域中的逻辑电路的逻辑结构和覆盖逻辑电路的下绝缘膜; 逻辑结构上的存储器结构; 以及逻辑结构和电路区域中的存储器结构之间的应力减小结构。 因此，可以降低逻辑结构的特征的劣化。
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公开(公告)号：KR1020150033998A
公开(公告)日：2015-04-02
申请号：KR1020130114017
申请日：2013-09-25
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L21/76895 , H01L21/76804 , H01L21/76807 , H01L21/76816 , H01L21/76831 , H01L27/11519 , H01L27/11529 , H01L27/11534 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L2924/0002 , H01L2924/00
Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는셀 어레이영역및 주변회로영역을포함하는기판, 상기셀 어레이영역의상기기판상에서제 1 높이를가지며, 제 1 방향으로연장되는적층구조체들, 서로인접하는상기적층구조체들사이에배치된공통소오스구조체, 상기주변회로영역의상기기판상에서, 상기제 1 높이보다작은제 2 높이를갖는주변로직구조체, 상기주변로직구조체상에서상기셀 어레이구조체상으로나란히연장되는복수개의상부배선들, 및수직적관점에서, 상기주변로직구조체와상기복수개의상부배선들사이에배치되어, 상기복수개의상부배선들중 적어도둘 이상과전기적으로연결되는배선구조체로서, 상기배선구조체는수직적관점에서, 상기공통소오스구조체의상부면과상기상부배선들의하부면들사이에위치하는상부면을가질수 있다.
Abstract translation: 提供一种半导体器件及其制造方法。 半导体器件包括：衬底，其包括单元阵列区域和周围电路区域; 层叠结构，其具有在所述单元阵列区域的所述基板上的所述第一高度，并且沿所述第一方向延伸; 布置在彼此相邻的层叠结构之间的公共源结构; 具有第二高度低于衬底的第一高度的周围逻辑结构; 多个上部线从周围的逻辑结构线延伸到电池阵列结构; 以及布置在所述周围逻辑结构和所述多个上部线之间的线结构，其垂直方面将与所述多个上部线中的至少两个电连接，其中所述线结构可以具有位于所述多个上部线的上表面之间的上表面 公共源结构和上部线的下表面在垂直方面。
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