公开(公告)号：KR100855977B1

公开(公告)日：2008-09-02

申请号：KR1020070014562

申请日：2007-02-12

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  이호 ,  이정덕

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/0653 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 MOS 트랜지스터를 사용하는 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명의 일실시예에 따른 반도체 소자는 반도체 기판에 정의된 PMOS 영역 및 NMOS 영역 각각에서, 상기 반도체 기판 상에 형성되는 게이트 패턴; 상기 게이트 패턴의 양측에 각각 형성되며 에피택셜 성장물질로 채워지는 소스 영역 및 드레인 영역; 상기 반도체 기판의 일부이며 상기 게이트 패턴 하에서 상기 소스 영역과 상기 드레인 영역의 사이에 형성되는 채널 영역; 및 상기 소스 영역과 상기 드레인 영역 바로 아래의 제1절연막;을 포함하고, 상기 PMOS 영역에서 상기 에피택셜 성장물질은 상기 채널 영역에 압축 응력을 발생하게 하는 제1물질로 구성되고, 상기 NMOS 영역에서 상기 에피택셜 성장물질은 상기 채널 영역에 인장 응력을 발생하게 하는 제2물질로 구성되는 것을 특징으로 한다.
본 발명에 의한 반도체 소자 및 그 제조방법에 의하면 채널 영역의 전하 캐리어 이동도를 향상시킬 수 있다.
MOS, 에피택셜, 트렌치, 채널 영역, 인장응력, 압축응력

公开(公告)号：KR1020080075411A

公开(公告)日：2008-08-18

申请号：KR1020070014562

申请日：2007-02-12

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  이호 ,  이정덕

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/0653 ,  H01L29/165 ,  H01L29/6653 ,  H01L29/66636 ,  H01L29/7848

Abstract: A semiconductor device and a manufacturing method thereof are provided to prevent an operation speed of the semiconductor device from being decreased by improving charge mobility in a channel region. A gate pattern, a source region(19a), a drain region(19b), and a channel region(18a) are formed in a PMOS region defined on a semiconductor substrate. The gate pattern is formed on the semiconductor substrate. The source/drain regions are formed at both sides of the gate pattern and filled with epitaxial growth materials. The channel region is formed between the source/drain regions under the gate pattern. The epitaxial growth material is composed of a first material, which generates a compressed stress in the channel region.

Abstract translation: 提供半导体器件及其制造方法，以通过改善沟道区域中的电荷迁移率来防止半导体器件的操作速度降低。 栅极图案，源极区域（19a），漏极区域（19b）和沟道区域（18a）形成在限定在半导体衬底上的PMOS区域中。 栅极图案形成在半导体衬底上。 源极/漏极区域形成在栅极图案的两侧并且被外延生长材料填充。 沟道区形成在栅极图案下的源/漏区之间。 外延生长材料由在通道区域中产生压缩应力的第一材料构成。

公开(公告)号：KR1020080069039A

公开(公告)日：2008-07-25

申请号：KR1020070006625

申请日：2007-01-22

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  신동석 ,  이정덕

IPC: H01L21/336

Abstract: A method for manufacturing a semiconductor device having an additional spacer in a gate electrode is provided to cover sidewalls of the gate electrode with a spacer and a first additional spacer and to cover a sidewall of an active region with a device isolation layer and a second additional spacer. A method for manufacturing a semiconductor device having an additional spacer in a gate electrode(23) includes: forming a device isolation layer(17) defining an active region(12); forming the gate electrode on the active region; and forming a spacer(27) in a lower wall of the gate electrode; and anisotropically etching an additional insulation layer to form a first additional spacer(34S), a second additional spacer(34L), and a third additional spacer. An upper side wall of the gate electrode is exposed. An under-cut region is formed in a lower portion of the spacer. An additional insulation layer is formed to cover the semiconductor substrate. The first additional spacer covers an upper wall of the gate electrode. The second additional spacer covers a sidewall of the active region. The third additional spacer fills the under-cut region.

Abstract translation: 提供了一种用于制造在栅电极中具有附加间隔物的半导体器件的方法，以利用间隔物和第一附加间隔物覆盖栅电极的侧壁，并且利用器件隔离层和第二附加层覆盖有源区的侧壁 间隔。 一种用于制造在栅电极（23）中具有附加间隔物的半导体器件的方法包括：形成限定有源区（12）的器件隔离层（17）; 在有源区上形成栅电极; 以及在所述栅电极的下壁中形成间隔物（27）; 并各向异性地蚀刻另外的绝缘层以形成第一附加间隔物（34S），第二附加间隔物（34L）和第三附加间隔物。 露出栅电极的上侧壁。 在间隔件的下部形成有下切割区域。 形成另外的绝缘层以覆盖半导体衬底。 第一附加隔离物覆盖栅电极的上壁。 第二附加隔离物覆盖有源区的侧壁。 第三个附加的间隔物填充下切割区域。

公开(公告)号：KR1020080020313A

公开(公告)日：2008-03-05

申请号：KR1020060083654

申请日：2006-08-31

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  신홍재 ,  이내인 ,  신동석 ,  이정덕

IPC: H01L21/24 ,  H01L21/336

Abstract: A semiconductor device and a method for manufacturing the same are provided to enhance the reliability of a gate insulating layer by suppressing the increase of wire contact resistance. A semiconductor device includes a semiconductor substrate(200), a gate structure(215), source and drain regions(203), first and second spacers(213,220), and silicide layers(225a,225b). The gate structure is formed on the semiconductor substrate. The source and drain regions are formed at both sides of the gate structure on the substrate. The first spacer covers a lower side wall of the gate structure. The second spacer covers an upper side wall of the gate structure on the first spacer. The silicide layers are formed at an upper portion of the gate structure exposed by the second spacer.

Abstract translation: 提供半导体器件及其制造方法，通过抑制接线电阻的增加来提高栅极绝缘层的可靠性。 半导体器件包括半导体衬底（200），栅极结构（215），源极和漏极区（203），第一和第二间隔物（213,220）以及硅化物层（225a，225b）。 栅极结构形成在半导体衬底上。 源极和漏极区域形成在衬底上的栅极结构的两侧。 第一间隔件覆盖栅极结构的下侧壁。 第二间隔件覆盖第一间隔件上的栅极结构的上侧壁。 硅化物层形成在由第二间隔物暴露的栅极结构的上部。

公开(公告)号：KR101429211B1

公开(公告)日：2014-08-14

申请号：KR1020080009588

申请日：2008-01-30

Applicant: 삼성전자주식회사

Inventor： 이정덕 ,  김기철

IPC: H01L21/24 ,  H01L21/336

CPC classification number: H01L29/6653 ,  H01L21/28052 ,  H01L21/28114 ,  H01L21/32137 ,  H01L29/42376 ,  H01L29/4933 ,  H01L29/66507 ,  H01L29/6659 ,  H01L29/7833

Abstract: 금속 실리사이드를 포함하는 트랜지스터 및 그 제조 방법, 이를 이용한 반도체 소자 제조 방법에서, 상기 트랜지스터는 단결정 실리콘 기판 상에 적층된 게이트 절연막 패턴 및 폴리실리콘 패턴과, 상기 폴리실리콘 패턴 측벽에 구비되는 스페이서와, 상기 스페이서 양측의 기판에 구비되는 불순물 영역과, 상기 기판 표면 상에 구비되는 제1 금속 실리사이드 패턴 및 상기 폴리실리콘 패턴 상부에 구비되고 폴리실리콘 패턴의 선폭과 동일하거나 좁은 선폭을 갖는 제2 금속 실리사이드 패턴을 포함한다. 상기 트랜지스터는 상기 스페이서 상부 표면에 금속 실리사이드 레지듀가 생성되어 있지 않으므로, 상기 레지듀에 의한 동작 불량이 감소된다.

公开(公告)号：KR101413044B1

公开(公告)日：2014-06-30

申请号：KR1020080021967

申请日：2008-03-10

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  김기철 ,  이정덕

IPC: H01L21/24

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L21/823864 ,  H01L29/7843

Abstract: 금속 실리사이드막을 포함하는 반도체 장치 및 그 제조 방법이 제공된다. 실리사이드 공정은 실리콘 기판에 게이트 전극을 형성하고, 상기 게이트 전극 측벽에 제1 측벽 패턴을 형성하고, 기판 상에 제1 불순물 층을 형성하고, 상기 제1측벽 패턴 상에 제1 식각 방지막, 제2 측벽막, 측벽 층간막 제3 측벽막을 형성한 후, 상기 게이트 전극 측벽에만 제2, 제3 측벽 패턴 형성 후, 상기 기판상에 제2 불순물 층을 형성하고 상기 기판 및 게이트 전극상에 실리사이드 금속층을 형성한 후 제3 측벽 패턴을 제거하는 단계를 포함한다.