公开(公告)号：KR1020160077630A

公开(公告)日：2016-07-04

申请号：KR1020140187766

申请日：2014-12-24

Applicant: 삼성전자주식회사

Inventor： 강현정 ,  정병훈 ,  장상현

IPC: H04W74/08 ,  H04W72/04 ,  H04W84/12 ,  H04W24/00

CPC classification number: H04W72/0446 ,  H04W24/08 ,  H04W28/18 ,  H04W72/085 ,  H04W74/0816 ,  H04W84/12 ,  H04W88/08 ,  H04W74/08 ,  H04W24/00 ,  H04W72/04 ,  H04W74/0808

Abstract: 본발명은무선랜시스템의운용방법및 이를위한장치를제공한다. 본발명에따른방법은단말을서빙하는무선랜액세스포인트와셀룰러망을통해상기단말을서빙하는기지국간에송신요구/송신가능프레임의사용이결정되면, 상기기지국을통하여획득한상기무선랜액세스포인트의제1 전송기회구간정보를토대로상기단말이채널점유기간을설정하고상기설정된채널점유기간동안채널을모니터링하는과정과, 상기무선랜액세스포인트로부터송신요구프레임에대한응답인송신가능프레임을수신하고, 상기송신가능프레임에포함된제2 전송기회구간정보를토대로상기채널점유기간을재설정하고, 상기재설정된채널점유기간동안상기무선랜액세스포인트와데이터를송수신하는과정을포함한다.

Abstract translation: 本发明提供了一种用于无线局域网（WLAN）系统的操作方法及其装置。 根据本发明的方法包括以下步骤：当被请求发送/可传输的帧被确定为在服务于终端的WLAN接入点和通过蜂窝网络服务于终端的基站之间使用时，终端设置 基于从基站获得的WLAN接入点的第一发送机会部分的信息，并在设定的信道占用期间监视信道的信道占用期间; 以及作为响应于从所述WLAN接入点发送的帧的响应而接收所述可发送帧，基于包含在所述可发送帧中的第二发送机会部分的信息来重置所述信道占用周期，以及向/ 在复位信道占用期间从WLAN接入点。

公开(公告)号：KR101633495B1

公开(公告)日：2016-06-24

申请号：KR1020090089354

申请日：2009-09-22

Applicant: 삼성전자주식회사 ,  한국과학기술원

Inventor： 최현호 ,  임종부 ,  정병훈 ,  성단근 ,  백선엽 ,  고갑석 ,  차지영

IPC: H04B7/26 ,  H04W72/12

CPC classification number: H04B7/024 ,  H04B17/364 ,  H04B17/382 ,  H04L1/0006 ,  H04L2001/0092 ,  H04W72/0406 ,  H04W72/082

Abstract: 무선통신시스템에서지연을고려한다중노드협력방법을제안한다. 지연속성이유사한상향링크협력단말기들을상향링크협력영역으로구분하도록스케줄링하고상향링크협력영역과비협력영역간간섭을제거하는프레임구조를제안한다. 또한, 다중노드협력적용시발생하는지연속성에따라확장된주기적전치부호를적용하고확장된주기적전치부호를고려한상향링크와하향링크의협력기지국을결정하는방법을제안한다.

公开(公告)号：KR1020160065769A

公开(公告)日：2016-06-09

申请号：KR1020150170099

申请日：2015-12-01

Applicant: 삼성전자주식회사

Inventor： 정병훈 ,  강현정 ,  조오현 ,  장상현

IPC: H04W28/16 ,  H04W28/02 ,  H04W28/04 ,  H04W84/12

CPC classification number: H04W72/048 ,  H04W8/24 ,  H04W48/16 ,  H04W84/12

Abstract: 본발명은 LTE와같은 4G 통신시스템이후보다높은데이터전송률을지원하기제공될 5G 또는 pre-5G 통신시스템에관련된것이다.본발명은다중안테나를지원하는근거리무선통신네트워크 (wireless local area network: WLAN) 시스템에서제1 장치가자원을운용하는방법에있어서, 특정시점에서수용가능한자원할당요청메시지들의개수를결정하는과정과, 상기수용가능한자원할당요청메시지들의개수와관련된데이터를송신하는과정을포함하며, 자원할당요청메시지를송신한제2 장치에대해서상기특정시점에서상기제1 장치가자원을할당하는것이가능할경우상기자원할당요청메시지는수용가능함을특징으로한다.

Abstract translation: 本发明涉及一种5G或5G前通信系统，其将被提供用于在诸如LTE的4G通信系统之后支持更高的数据传输速率。 根据本发明的第一装置管理支持多个天线的无线局域网（WLAN）系统中的资源的方法包括以下步骤：确定在特定时间可接受的资源分配请求消息的数量; 以及发送与可接受的资源分配请求消息的数量有关的数据。 当第一设备可以在已经发送资源分配请求消息的第二设备在特定时间点分配资源时，每个资源分配请求消息是可接受的。

公开(公告)号：KR101625635B1

公开(公告)日：2016-05-31

申请号：KR1020090027042

申请日：2009-03-30

Applicant: 삼성전자주식회사

Inventor： 권상혁 ,  정병훈 ,  이재웅

IPC: G11C7/22 ,  G11C11/4076 ,  G11C11/407

CPC classification number: H03L7/0812 ,  H03L7/07 ,  H03L7/0802

Abstract: 클럭신호발생회로는리드명령신호를지연시켜내부리드명령신호를발생하고외부클락신호로부터분주된제1클락신호를생성하기위한신호생성회로와, 상기제1클락신호의위상과제어클락신호의위상을비교하고비교결과로서제어신호와상기제1클락신호의위상과동일한위상또는반대위상을갖는클락신호를출력하기위한결정부와, 상기클락신호를지연시켜제1레이턴시제어클락신호를발생하고, 상기외부클락신호로부터분주된제2클락신호를다수의지연회로들을이용하여지연시켜상기제어클락신호를발생하고, 상기제2클락신호로부터다수의제2 레이턴시제어클락신호들을생성하기위한레이턴시제어클락신호생성부와, 상기제1레이턴시제어클락신호와상기다수의제2 레이턴시제어클락신호들을이용하여상기내부리드명령신호의레이턴시를조절하고레이턴시조절된레이턴시신호를출력하기위한레이턴시발생부를포함하며, 상기다수의지연회로들은상기제어신호에응답하여인에이블또는디스에이블된다.

公开(公告)号：KR1020100108814A

公开(公告)日：2010-10-08

申请号：KR1020090027042

申请日：2009-03-30

Applicant: 삼성전자주식회사

Inventor： 권상혁 ,  정병훈 ,  이재웅

IPC: G11C7/22 ,  G11C11/4076 ,  G11C11/407

CPC classification number: H03L7/0812 ,  H03L7/07 ,  H03L7/0802

Abstract: PURPOSE: A clock signal generating circuit and a semiconductor device are provided to stabilize an operation by generating a latency control clock and an inner read command signal through the same clock domain. CONSTITUTION: A signal generation circuit(110) generates a first clock signal divided from an external clock signal. A determining unit(140) compares the phase of the first clock signal with the phase of the control clock signal. The determining unit outputs a clock signal with the same phase as or opposite phase to the first clock signal. A latency control clock signal generator(120) generates a first latency control clock signal by delaying the clock signal. A latency generator(150) controls the latency of the inner read command signal.

Abstract translation: 目的：提供时钟信号发生电路和半导体器件，以通过在相同的时钟域产生等待时间控制时钟和内部读取命令信号来稳定操作。 构成：信号发生电路（110）产生从外部时钟信号分离的第一时钟信号。 确定单元（140）将第一时钟信号的相位与控制时钟信号的相位进行比较。 确定单元输出与第一时钟信号相同或相反相位的时钟信号。 延迟控制时钟信号发生器（120）通过延迟时钟信号来产生第一等待时间控制时钟信号。 延迟发生器（150）控制内部读取命令信号的等待时间。

公开(公告)号：KR1020060087116A

公开(公告)日：2006-08-02

申请号：KR1020050007962

申请日：2005-01-28

Applicant: 삼성전자주식회사

Inventor： 김두열 ,  서성민 ,  정병훈

IPC: G11C29/00

CPC classification number: G11C29/50 ,  G11C5/063 ,  G11C29/028 ,  G11C29/50012 ,  G11C2207/2254

Abstract: 반도체 메모리 장치의 테스트 회로가 게시된다. 본 발명은 반도체 메모리 장치에 있어서 복수개의 메모리 뱅크, 메모리 뱅크 제어신호들 및 테스트용 프로그래머블 수단의 테스트신호에 응답해서 상기 복수개의 메모리 뱅크 중 일부의 메모리 뱅크의 제어신호를 테스트하는 것을 특징으로 하는 테스트 회로이다. 상기 테스트용 프로그래머블 수단은 다이내믹 랜덤 억세스 메모리에서의 테스트 모드 레지스터 셋 명령일수 있다. 상기 복수개의 메모리 뱅크 중 한 개의 메모리 뱅크의 제어신호만을 테스트한다. 따라서 테스트 회로는 복수개의 메모리 뱅크를 구비한 반도체 메모리 장치에 있어서, 뱅크별 신호간의 스큐를 최소화하여 고주파 동작이 가능하도록 하는 효과가 있다.
테스트, 모드 레지스터 셋(mode register set), 뱅크, 로우 어드레스, 컬럼 어드레스

公开(公告)号：KR1020050120174A

公开(公告)日：2005-12-22

申请号：KR1020040045429

申请日：2004-06-18

Applicant: 삼성전자주식회사

Inventor： 최형찬 ,  김치욱 ,  정병훈

IPC: G11C7/02

CPC classification number: G11C5/147 ,  G11C5/14

Abstract: 조절 커패시터를 사용하여 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있는 디커플링 커패시턴스 조절회로가 개시되어 있다. 디커플링 커패시턴스 조절회로는 한 쌍의 제 1 전원라인들, 한 쌍의 제 2 전원라인들, 제 1 디커플링 커패시터, 제 2 디커플링 커패시터, 조절 커패시터, 및 커패시턴스 조절부를 구비한다. 한 쌍의 제 1 전원라인들은 제 1 전원전압을 공급하고, 한 쌍의 제 2 전원라인들은 제 2 전원전압을 공급하고 한 쌍의 제 1 전원라인들과 분리되어(isolated) 있다. 제 1 디커플링 커패시터는 한 쌍의 제 1 전원라인들 사이에 연결되어 있고, 제 2 디커플링 커패시터는 한 쌍의 제 2 전원라인들 사이에 연결되어 있다. 커패시턴스 조절부는 제 1 전원라인들 사이의 커패시턴스 또는 제 2 전원라인들 사이의 커패시턴스를 변화시키기 위하여, 제어신호에 응답하여 조절 커패시터의 양단을 상기 제 1 전원라인들 사이 또는 상기 제 2 전원라인들 사이에 전기적으로 연결한다. 따라서, 디커플링 커패시턴스 조절회로는 서로 비슷한 전압 값을 갖는 두 전원에 각각 연결된 디커플링 커패시턴스를 선택적으로 조절할 수 있고, 반도체 메모리 장치의 불량률을 줄일 수 있고 칩 사이즈를 줄일 수 있다.

公开(公告)号：KR100505657B1

公开(公告)日：2005-08-03

申请号：KR1020020078392

申请日：2002-12-10

Applicant: 삼성전자주식회사

Inventor： 조근희 ,  정병훈 ,  김규현

IPC: H03L7/08

CPC classification number: H03L7/0814 ,  H03K5/135 ,  H03K2005/00208 ,  H03L7/0818

Abstract: 서로 다른 단위 지연 시간을 가지는 지연소자를 구비하는 지연 시간 보상 회로가 개시된다. 본 발명에 따른 지연 시간 보상 회로 중 지연 동기 루프는 위상 검출기 지연 라인 및 필터 부를 구비하는 것을 특징으로 한다. 위상 검출기는 상기 외부 클럭 신호의 위상과 상기 피드백 클럭 신호의 위상을 비교하고 그 차이를 오차 제어 신호로서 출력한다. 지연 라인은 서로 다른 단위 지연 시간을 가지는 복수개의 지연 소자들을 구비하며 소정의 쉬프트 신호에 응답하여 상기 지연 소자들의 개수가 조절되고, 상기 외부 클럭 신호를 수신하여 상기 외부 클럭 신호의 위상이 제어된 출력 클럭 신호를 발생한다. 필터 부는 상기 오차 제어 신호에 응답하여 상기 지연 라인의 지연 소자들의 개수를 선택하는 상기 쉬프트 신호를 발생한다. 상기 지연 라인은 앞 단의 지연 소자들로부터 뒷 단의 지연 소자들로 갈수록 단위 지연 시간이 점점 커지는 것을 특징으로 한다. 본 발명에 따른 지연 시간 보상 회로는 외부 클럭 신호가 고주파수일 경우 사용되는 앞쪽의 지연 소자들의 단위 지연 시간을 작게 하여 양자화(quantization)오차에 의한 지터(jitter)를 줄일 수 있고, 외부 클럭 신호가 저주파수일 경우 사용되는 뒤쪽의 지연 소자들의 단위 지연 시간을 크게 하여 지연 보상에 필요한 지연 소자들의 개수를 줄일 수 있는 장점이 있다.

公开(公告)号：KR1020030087743A

公开(公告)日：2003-11-15

申请号：KR1020020025627

申请日：2002-05-09

Applicant: 삼성전자주식회사

Inventor： 정병훈 ,  정우섭 ,  김병철 ,  조법래 ,  고승범

IPC: G11C11/4093

CPC classification number: G11C7/1066 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C11/4076 ,  G11C11/4093

Abstract: PURPOSE: A synchronous semiconductor device having constant data output time without regard to bit configuration and a method for controlling data output time are provided, which increase operation reliability by making a constant access time(tAC or tSAC). CONSTITUTION: According to the synchronous semiconductor device, an internal clock generator generates an internal clock by receiving an external clock. A clock control unit(414) generates a data output clock by controlling a phase of the above internal clock in response to bit configuration information. And a data output buffer(330) outputs data read from a memory cell to the external in response to the above data output clock.

Abstract translation: 目的：提供一种具有恒定数据输出时间而不考虑位配置的同步半导体器件和一种用于控制数据输出时间的方法，其通过使恒定的访问时间（tAC或tSAC）提高操作可靠性。 构成：根据同步半导体器件，内部时钟发生器通过接收外部时钟来产生内部时钟。 时钟控制单元（414）通过响应位配置信息控制上述内部时钟的相位来产生数据输出时钟。 并且数据输出缓冲器（330）响应于上述数据输出时钟将从存储器单元读取的数据输出到外部。

公开(公告)号：KR1020030005771A

公开(公告)日：2003-01-23

申请号：KR1020010041218

申请日：2001-07-10

Applicant: 삼성전자주식회사

Inventor： 정병훈 ,  정우섭

IPC: G11C8/00

CPC classification number: G11C7/222 ,  G11C7/1057

Abstract: PURPOSE: A DLL circuit capable of adjusting delay time according to period of external clock signal is provided to be capable of reducing the number of delay stages for compensating a delay time. CONSTITUTION: A period classifying circuit(210) senses a period of the first clock signal(CLK1) and generates period classification signals(Q1,Q2) for classifying the period of the first clock signal(CLK1). A control voltage generating circuit(230) generates a control voltage(CV) for controlling a delay time of delay stages in a delay line(250), based on logic states of the first and second period classification signals(Q1,Q2). A phase detector(270) compares the first clock signal(CLK1) with the second clock signal(CLK2) to generate a detection signal(PD) indicating a phase error between the first and second clock signals(CLK1,CLK2). A control circuit(290) responds to the detection signal(PD) and generates control signals(CNT) for controlling the delay stages in the delay line(250), respectively. The delay line(250) responds to the control voltage(CV) and the control signals(CNT) and delays the first clock signal(CLK1) to generate the second clock signal(CLK2) synchronized with the first clock signal(CLK).

Abstract translation: 目的：提供能够根据外部时钟信号的周期来调整延迟时间的DLL电路，以能够减少用于补偿延迟时间的延迟级数。 构成：周期分类电路（210）感测第一时钟信号（CLK1）的周期，并产生用于对第一时钟信号（CLK1）的周期进行分类的周期分类信号（Q1，Q2）。 基于第一和第二周期分类信号（Q1，Q2）的逻辑状态，控制电压产生电路（230）产生用于控制延迟线（250）中延迟级的延迟时间的控制电压（CV）。 相位检测器（270）将第一时钟信号（CLK1）与第二时钟信号（CLK2）进行比较，以产生指示第一和第二时钟信号（CLK1，CLK2）之间的相位误差的检测信号（PD）。 控制电路（290）对检测信号（PD）进行响应，并分别产生用于控制延迟线（250）中的延迟级的控制信号（CNT）。 延迟线（250）响应控制电压（CV）和控制信号（CNT）并延迟第一时钟信号（CLK1）以产生与第一时钟信号（CLK）同步的第二时钟信号（CLK2）。