公开(公告)号：KR1020070020919A

公开(公告)日：2007-02-22

申请号：KR1020050075302

申请日：2005-08-17

Applicant: 삼성전자주식회사

Inventor： 박기식 ,  정세민 ,  이시우

IPC: H01L21/335

CPC classification number: H01L29/1037 ,  H01L21/31111 ,  H01L29/4236 ,  H01L29/66621

Abstract: 리세스 채널 어레이 트랜지스터가 제공된다. 리세스 채널 어레이 트랜지스터는 소자 분리 영역과 활성 영역이 정의된 반도체 기판, 활성 영역 내에 형성된 리세스 채널 트렌치, 리세스 채널 트렌치를 매립하는 게이트 전극, 게이트 전극에 인접하여 형성되고, 소자 분리 영역보다 돌출되어 형성되는 소오스/드레인 영역을 포함한다.
리세스 채널 트렌치, 게이트 전극

公开(公告)号：KR1020070018280A

公开(公告)日：2007-02-14

申请号：KR1020050072791

申请日：2005-08-09

Applicant: 삼성전자주식회사

Inventor： 정세민

IPC: H01L29/78

CPC classification number: H01L29/4236 ,  H01L21/02164 ,  H01L21/02271 ,  H01L21/76224 ,  H01L21/76283 ,  H01L29/51 ,  H01L29/66621

Abstract: 반도체 소자의 제조 방법이 제공된다. 반도체 소자의 제조 방법은 활성 영역 및 소자 분리 영역이 정의된 기판과, 활성 영역 및 소자 분리 영역 내에 형성된 트렌치와, 소자 분리 영역의 트렌치를 매립하는 열적 CVD 산화막과, 활성 영역의 트렌치의 내면 및 소자 분리 영역의 열적 CVD 산화막 상에 컨포말하게 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극 및 활성 영역 상의 게이트 전극에 정렬되어 형성된 소오스/드레인 영역을 포함한다.
리세스 채널 어레이 트랜지스터, 트렌치, 열적 CVD 산화막

公开(公告)号：KR1020050059853A

公开(公告)日：2005-06-21

申请号：KR1020030091570

申请日：2003-12-15

Applicant: 삼성전자주식회사

Inventor： 이호욱 ,  정세민

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10855 ,  H01L27/11502 ,  H01L27/11507

Abstract: 콘택 플러그의 상부 측벽을 노출시켜 전하저장전극을 형성하는 반도체 소자의 제조 방법을 제공한다. 이 방법은, 반도체 기판 상에 형성된 층간절연막을 통과하여 상기 반도체 기판에 연결되는 적어도 두 개의 콘택 플러그들을 형성하는 것을 포함한다. 상기 콘택 플러그는 상기 층간절연막 보다 높은 상부면 및 상부 측벽을 갖는다. 상기 콘택 플러그들 및 상기 층간절연막을 덮는 식각정지막 및 주형막을 형성하고, 상기 주형막을 선택적으로 식각하여 개구부를 갖는 주형패턴을 형성한다. 상기 개구부의 저면은 상기 콘택 플러그 상부면 상의 상기 식각정지막을 노출시키는 중심영역 및 상기 중심영역으로부터 연장되어 상기 층간절연막 상의 상기 식각정지막으로부터 이격되는 주변영역을 갖는다. 다음으로, 상기 개구부 저면에 노출된 상기 식각정지막을 식각하여 상기 콘택 플러그의 상부면을 노출시킨다. 상기 개구부 내에 상기 콘택 플러그와 접하는 전하저장전극을 형성한다. 상기 주형패턴을 제거하여 상기 전하저장전극을 노출시킨다.

公开(公告)号：KR1020050051503A

公开(公告)日：2005-06-01

申请号：KR1020030085294

申请日：2003-11-27

Applicant: 삼성전자주식회사

Inventor： 정세민 ,  김보성

IPC: H01L21/82

Abstract: 퓨즈 저지막 및 퓨즈 플러그 패턴을 갖는 퓨즈 박스들 및 그 제조방법들을 제공한다. 상기 퓨즈 박스들 및 그 제조방법들은 반도체 기판의 상부에서 퓨즈 패턴들을 덮는 퓨즈 층간절연막의 두께를 균일되게 컨트롤하여 레이저 빔(Laser Beam)으로 퓨즈 패턴들을 커팅하는 동안 퓨즈 층간절연막의 블로잉(Blowing)을 방지할 수 있는 방안을 제시해준다. 이를 위해서, 상기 퓨즈 박스 및 그 제조방법은 반도체 기판의 상부에 배치된 인접한 두 개의 퓨즈 패턴들을 포함한다. 상기 퓨즈 패턴들을 퓨즈 층간절연막으로 덮고, 상기 퓨즈 패턴들 사이에 위치되어서 퓨즈 층간절연막에 배치된 퓨즈 콘택홀을 형성한다. 상기 퓨즈 콘택홀 및 퓨즈 층간절연막을 덮는 컨포멀한 퓨즈 저지막을 형성하고, 상기 퓨즈 저지막 상에 퓨즈 콘택홀을 채우는 퓨즈 플러그 패턴이 배치된다. 상기 퓨즈 플러그 패턴을 갖는 퓨즈 박스는 퓨즈 저지막을 사용해서 퓨즈 패턴들의 상부에 균일한 두께의 퓨즈 층간절연막을 가지며 그 층간절연막을 통해서 퓨즈 패턴들의 환경적인 페일을 방지할 수 있다.