公开(公告)号：KR1019980073686A

公开(公告)日：1998-11-05

申请号：KR1019970009114

申请日：1997-03-18

Applicant: 삼성전자주식회사

Inventor： 정우표

IPC: G11C11/40

Abstract: 본 발명은 반도체 메모리 장치에 관한 것이다. 본 발명의 요지는 메모리 쎌에 저장된 데이터를 외부로 전송하기 위한 제1데이타 라인 및 제2데이타 라인으로 이루어진 다수개의 데이터 경로들과, 상기 각각의 데이터 경로의 출력을 입력으로 하는 다수개의 데이터 출력 드라이버와, 상기 데이터 출력 드라이버들의 출력을 외부와 연결하여 전송하기 위한 다수개의 데이터 출력 패드들을 가지는 반도체 메모리 장치에 있어서, 외부전원전압을 일정 전압 레벨로 낮추기 위한 제1엔모오스 트랜지스터와, 상기 제1엔모오스 트랜지스터를 통하여 일정 전압 레벨로 낮아진 상기 외부전원전압을 데이터 출력 드라이버의 출력으로 전달하는 풀업용 피모오스 트랜지스터와, 상기 데이터 출력 드라이버의 출력을 접지 레벨로 만드는 풀업용 제2엔모오스 트랜지스터와, 상기 제1엔모오스 트랜지스터와 피모오스 � �랜지스터 및 제2엔모오스 트랜지스터 각각의 소오스 및 드레인들이 직렬로 연속적으로 연결되고 상기 제1엔모오스 트랜지스터의 일단은 상기 외부전원전압 단자에 연결되며 제2엔모오스 트랜지스터의 일단은 접지전압 단자에 연결되고 데이터 출력 드라이버의 출력 라인은 피모오스 트랜지스터와 제2엔모오스 트랜지스터의 연결 노드에 연결되며 제1엔모오스 트랜지스터의 게이트는 임의의 내부 수단에 의해서 일정한 전압 레벨로 발생된 제1내부전원에 연결되어 전원이 인가된 이후 항상 일정한 전압 레벨로 있으며, 제2피모오스 트랜지스터의 게이트는 제1데이타 라인에 연결되며, 제3엔모오스 트랜지스터의 게이트는 제2데이타 라인에 연결되며, 제2피모오스 트랜지스터, 제3엔모오스 트랜지스터의 게이트는 임의의 내부수단에 의해서 일정한 전압 레벨로 발생된 제2내부전원레벨에 의해서 제어되며, 제1전원전압 레벨이 제2전원전압 레벨보다 높음을 특징으로 가진다.

公开(公告)号：KR1019970012740A

公开(公告)日：1997-03-29

申请号：KR1019950026281

申请日：1995-08-24

Applicant: 삼성전자주식회사

Inventor： 정우표 ,  전준영

IPC: G11C11/407 ,  G11C7/00

Abstract: 본 발명은 반도체 메모리장치의 데이타 출력회로에 관한 것으로서, 특히 복수의 전원패드들 ; 복수의 데이타 출력패드들 ; 상기 복수의 데이타 출력패드들 중 대응하는 출력패드에 내부회로의 데이타를 출력하기 위해 풀업 수단 및 풀다운수단을 포함하는 복수의 데이타 출력회로들을 가지는 반도체 메모리 장치에 있어서, 복수의 데이타 출력회로들은 복수의 전원패드들로부터 멀어질수록 풀업수단 및 풀다운수단의 전류구동능력이 순차적으로 커지는 것을 특징으로 하는다.
따라서, 본 발명에서는 전원패드로부터 멀어질수록 전류구동능력이 커지도록 트랜지스터의 사이즈를 순차적으로 크게 설계함으로써 복수의 데이타 출력이 동시에 진행될 경우의 데이타 출력스큐를 방지할 수 있다.

公开(公告)号：KR1019960038994A

公开(公告)日：1996-11-21

申请号：KR1019950010165

申请日：1995-04-27

Applicant: 삼성전자주식회사

Inventor： 정우표 ,  전준영

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 컬럼선택수단을 구비하는 반도체 메모리에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래에는 상기 컬럼선택수단의 제어전압으로 내부전원전압과 같은 레벨을 사용하므로써 비트라인쌍에서 디벨로프된 데이타비트가 지닌 전압이 완전하게 입출력라인쌍으로 전달되지 못하여 전압마진의 손실이 있었고 전송데이타의 전송속도가 느린 단점이 있었다.
3. 발명의 해결방법의 요지 :
본 발명에서는 상기 컬럼선택수단의 제어전압으로 상기 내부전원전압을 승압하여 사용하므로서 전송데이타의 마진을 높이고 전송데이타의 전송속도를 빠르게 할 수 있다.
4. 발명의 중요한 용도 :
본 발명에 의해 고속동작에 유리하고 전압마진의 손실이 없는 반도체 메모리가 구현된다.

公开(公告)号：KR102128825B1

公开(公告)日：2020-07-01

申请号：KR1020130153988

申请日：2013-12-11

Applicant: 삼성전자주식회사

Inventor： 김승범 ,  정우표

IPC: G11C16/06 ,  G11C16/10 ,  G11C16/26 ,  G11C16/34 ,  G11C16/24

公开(公告)号：KR100772842B1

公开(公告)日：2007-11-02

申请号：KR1020060079424

申请日：2006-08-22

Applicant: 삼성전자주식회사

Inventor： 정우표

IPC: G11C11/4093

CPC classification number: G11C7/1048 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1069 ,  G11C7/22 ,  G11C11/4076 ,  G11C11/4096 ,  G11C2207/105 ,  G11C2207/2227 ,  G11C2207/2254

Abstract: A semiconductor memory device with a data path control function is provided to reduce unnecessary current consumption in a data path and to reduce the size of circuit components without lowering a data output speed. In a semiconductor memory device outputting data in response to a first edge and a second edge of a clock, a data sensing output part outputs data sensed from selected memory cells through first and second data paths in parallel. A data output part(300) outputs the data outputted in parallel through a corresponding output pad serially. A data transmission part(201) connects the first and second data paths to the data output part dynamically in response to first and second control clocks generated by the clock. A data path control part(400) controls delay of the data paths by being connected between the data sensing output part and the data transmission part.

Abstract translation: 提供具有数据路径控制功能的半导体存储器件，以减少数据路径中的不必要的电流消耗，并且在不降低数据输出速度的情况下减小电路组件的尺寸。 在响应于时钟的第一边缘和第二边缘输出数据的半导体存储器件中，数据感测输出部分并行地通过第一和第二数据路径输出从选择的存储器单元传感的数据。 数据输出部分（300）通过相应的输出焊盘串行输出并行输出的数据。 数据传输部分（201）响应于由时钟产生的第一和第二控制时钟动态地将第一和第二数据路径连接到数据输出部分。 数据路径控制部（400）通过连接在数据感测输出部和数据发送部之间来控制数据路径的延迟。

公开(公告)号：KR1020070009255A

公开(公告)日：2007-01-18

申请号：KR1020050064380

申请日：2005-07-15

Applicant: 삼성전자주식회사

Inventor： 정우표

IPC: G11C5/14

CPC classification number: G11C5/143 ,  G11C11/417 ,  G11C5/148

Abstract: A power supply circuit and method of a semiconductor device are provided to reduce power consumption, by supplying different power supply voltages to an internal circuit of an integrated circuit according to an operation mode of the semiconductor memory device. A first buffer(110) buffers a first power supply voltage and then supplies the buffered first power supply voltage to a first power supply line. A second buffer(120) buffers a second power supply voltage lower than the first power supply voltage and then supplies the buffered second power supply voltage to a second power supply line in response to a standby mode signal. A switch(130) electrically connects the first power supply line and the second power supply line when the standby mode signal is disabled in response to the standby mode signal. A decoupling capacitor(140) is connected to the first power supply line. The switch comprises a MOS transistor.

Abstract translation: 提供一种半导体器件的电源电路和方法，通过根据半导体存储器件的操作模式向集成电路的内部电路提供不同的电源电压来降低功耗。 第一缓冲器（110）缓冲第一电源电压，然后将缓冲的第一电源电压提供给第一电源线。 第二缓冲器（120）缓冲低于第一电源电压的第二电源电压，然后响应待机模式信号将缓冲的第二电源电压提供给第二电源线。 当待机模式信号被响应于待机模式信号被禁用时，开关（130）将第一电源线和第二电源线电连接。 去耦电容器（140）连接到第一电源线。 开关包括MOS晶体管。

公开(公告)号：KR1020070007514A

公开(公告)日：2007-01-16

申请号：KR1020050062184

申请日：2005-07-11

Applicant: 삼성전자주식회사

Inventor： 정우표

IPC: G11C11/4074 ,  G11C11/406

Abstract: A power supply circuit for reducing power consumption in a self refresh mode and a DRAM having the same are provided to efficiently reduce power consumption by cutting off a power supply voltage on a data path while a self refresh is performed. A power supply circuit of a DRAM includes a first internal power supply(110) and a second internal power supply(120). The second internal power supply is disabled in a self refresh mode. A first power supply line(111) supplies a first internal power supply voltage generated in the first internal power supply. A second power supply line(121) supplies a second internal power supply voltage generated in the second internal power supply. A switch(130) connects the first power supply line and the second power supply line in an active mode, and disconnects the first power supply line and the second power supply line in the self refresh mode.

Abstract translation: 提供一种用于降低自刷新模式下的功耗的电源电路和具有该电源电路的DRAM，以便在进行自刷新时通过切断数据路径上的电源电压来有效地降低功耗。 DRAM的电源电路包括第一内部电源（110）和第二内部电源（120）。 第二个内部电源在自刷新模式下被禁用。 第一电源线（111）提供在第一内部电源中产生的第一内部电源电压。 第二电源线（121）提供在第二内部电源中产生的第二内部电源电压。 开关（130）以活动模式连接第一电源线和第二电源线，并且在自刷新模式下断开第一电源线和第二电源线。

公开(公告)号：KR100487485B1

公开(公告)日：2005-07-29

申请号：KR1019970026913

申请日：1997-06-24

Applicant: 삼성전자주식회사

Inventor： 전준영 ,  정우표

IPC: G11C11/406

Abstract: 본 발명은 셀프 리프래시 모드시 반도체 메모리 장치에 관한 것으로서, 열 방향으로 신장하는 비트 라인들과, 행방향으로 신장하는 워드 라인들이 교차된 영역에 셀들이 형성된 메모리 셀 어레이를 포함하며, 셀프 리프래시 모드시 마지막으로 리프래시되는 데이터가 속한 메모리 셀의 비트 라인에 충분한 프리챠지 시간을 제공하기 위한 반도체 메모리 장치에 있어서, 외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 CMOS 레벨의 행 어드레스 스트로브 신호로 변환 및 출력하는 행 어드레스 스트로브 버퍼와; TTL레벨의 열 어드레스 스트로브 신호를 CMOS 레벨의 열 어드레스 스트로브 신호로 변환 및 출력하는 열 어드레스 스트로브 버퍼와; 상기 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 인가받고, 상기 열 어드레스 스트로브 신호가 행 어드레스 스트로브 신호보다 앞서 활성화되고, 상기 행 어드레스 스트로브 신호의 활성화 구간에서 활성화되는 CBR 모드 검출 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호에 응답하여 카운팅된 클럭신호를 출력하는 카운터와; 상기 카운터로부터 상기 클럭신호를 인가받고, 제 1 제어신호를 인가받아 상기 제 1 제어신호의 활성화 구간에서 리프래시 활성화 구간 설정 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호를 인가받고, 리프래시 구간이 비활성화 될 때, 리프래시 활성화 구간을 지연시켜 확장하기 위한 지연 수단과; 상기 CBR 모드 검출 신호를 인가받고, 상기 CBR 모드 검출 신호가 비활성화될 때, 상기 확장된 리프래시 활성화 구간에서 마지막 데이터를 리프래시하고, 다음 CBR 모드검출 신호의 활성화 구간에서 비트 라인이 프리챠지 할 수 있도록 프라챠지 시간만큼 지연된 셀프 리프래시 구간 설정 신호를 출력하는 셀프 리프래시 구간 설정 수단을 포함한다. 이와 같은 회로에 의해서 리프래시 동작중에 다음단의 리프래시 신호가 들어와도 무사히 리프래시를 한후에 프리챠지동작까지 무사히 마칠 수 있다.

公开(公告)号：KR1020010019177A

公开(公告)日：2001-03-15

申请号：KR1019990035459

申请日：1999-08-25

Applicant: 삼성전자주식회사

Inventor： 정우표

IPC: H03K19/00

Abstract: PURPOSE: A data output buffer of a semiconductor memory device is provided to stabilize a level of a pull up transistor driving signal. CONSTITUTION: In a data output buffer of a semiconductor memory device, a pull up transistor driving device(10) receives a data output signal and the first and second control signal to generate a pull up transistor driving signal. A pull down transistor driving device(20) receives the data output signal and the first control signal to the pull up transistor driving signal. In the pull up transistor driving device, the first and second nodes are provided. The first and second transistors have the respective current paths and are controlled by the data output signal. The current paths of the first and second transistors are serial-formed sequentially between the first node and a ground. The first capacitor is provided, wherein one terminal thereof is connected to the data output signal and the other terminal thereof is connected to the first node. The second capacitor is provided, wherein one terminal thereof is connected to the data output signal and the other terminal thereof is connected to the second node. The third transistor is provided, wherein the gate thereof is connected to a current path formed between a supply voltage and the first node and the other terminal of the capacitor. A precharge device(30) precharges the second node with a supply voltage level.

Abstract translation: 目的：提供半导体存储器件的数据输出缓冲器以稳定上拉晶体管驱动信号的电平。 构成：在半导体存储器件的数据输出缓冲器中，上拉晶体管驱动器件（10）接收数据输出信号和第一和第二控制信号以产生上拉晶体管驱动信号。 下拉晶体管驱动装置（20）将数据输出信号和第一控制信号接收到上拉晶体管驱动信号。 在上拉晶体管驱动装置中，提供第一和第二节点。 第一和第二晶体管具有各自的电流路径并且由数据输出信号控制。 第一和第二晶体管的电流路径在第一节点和地之间顺序地形成。 提供第一电容器，其中一个端子连接到数据输出信号，而另一个端子连接到第一节点。 提供第二电容器，其中一个端子连接到数据输出信号，而另一个端子连接到第二个节点。 提供第三晶体管，其中其栅极连接到形成在电源电压与电容器的第一节点和另一端子之间的电流路径。 预充电装置（30）用第二节点对电源电压进行预充电。

公开(公告)号：KR1019990027880A

公开(公告)日：1999-04-15

申请号：KR1019970050410

申请日：1997-09-30

Applicant: 삼성전자주식회사

Inventor： 정우표 ,  이성주 ,  경계현

IPC: G06F11/26

Abstract: 램 버스(RAMBUS) 다이나믹 램(DRAM)을 테스팅하는 방법이 개시된다. 코어 다아나믹 램 및 외부로부터 패킷 단위로 입력되는 데이타를 상기 코어 DRAM으로 전달하는 인터페이스 논리부를 갖는 이 방법은, 제1 소정수(i)의 행 어드레스와 제2 소정수(ja)(여기서, j는 열 뱅크 어드레스의 수)의 행 뱅크 어드레스에 따라 2
m+a 개의 뱅크를 선택하는 단계와, 선택된 상기 뱅크의 2
m+a 개의 워드 라인들을 선택하는 단계 및 상기 제3 소정수(j)의 상기 열 뱅크 어드레스에 따라 2
m+a 뱅크들중 하나의 뱅크를 선택하여 데이타를 입/출력하는 단계를 구비하는 것을 특징으로 하고, 테스트 모드에서의 어드레스 핀 갯수를 감소시키고, 감소된 갯수만큼 다른 클럭 신호 핀을 더 사용할 수 있도록 하므로서, 테스트 모드에서 할당 핀의 갯수들이 줄어드는 효과가 있다.