公开(公告)号：KR100752650B1

公开(公告)日：2007-08-29

申请号：KR1020060003961

申请日：2006-01-13

Applicant: 삼성전자주식회사

Inventor： 최석규 ,  정우표

IPC: G11C7/10 ,  G11C5/06

CPC classification number: G11C7/1051 ,  G11C7/1057 ,  G11C7/1069

Abstract: 데이터 버스라인의 부하를 감소시킬 수 있는 트라이 스테이트 출력 드라이버 배치방법 및 이를 이용하는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 제1 및 제2입출력 라인, 데이터 버스라인, 제1입출력라인 감지증폭 회로, 및 제2입출력라인 감지증폭 회로를 구비한다. 상기 제1입출력라인 감지증폭 회로는, 상기 제1입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제1감지증폭부 및 상기 제1감지증폭부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 데이터 버스라인으로 출력하는 제1드라이버를 포함한다. 상기 제2입출력라인 감지증폭 회로는, 상기 제2입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제2감지증폭부 및 상기 제2감지증폭부의 출력들에 응답하여 트라이 스테이트 출력을 상기 데이터 버스라인으로 출력하는 제2드라이버를 포함한다. 특히 상기 제1감지증폭부 및 상기 제1드라이버는 분리되어 서로 다른 영역에 배치되고, 상기 제2감지증폭부 및 상기 제2드라이버는 서로 동일 영역에 배치되며, 상기 제1드라이버는 그 출력부하가 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치되는 것을 특징으로 한다.

公开(公告)号：KR100351048B1

公开(公告)日：2002-09-09

申请号：KR1019990025343

申请日：1999-06-29

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  정우표

IPC: G11C29/00

CPC classification number: G11C11/4096 ,  G11C11/4087

Abstract: 데이터입출력라인의부하를최소화하는칼럼선택회로, 이를구비하는반도체메모리장치가개시된다. 본발명에의하면, 적어도둘 이상의뱅크들을포함하는메모리블락내 하나의뱅크를선택하고선택되는뱅크내의복수개의비트라인들중에서소정의비트라인을선택하여선택되는비트라인의데이터를데이터입출력라인으로전달하는칼럼선택회로를갖는반도체메모리장치에있어서, 칼럼선택회로는소정의뱅크를선택하는뱅크선택신호에응답하여, 선택되는뱅크내의비트라인들을각각의대응하는제1 데이터라인들로연결하는다수개의제1 선택부들과, 비트라인들의어드레스를나타내는각각의칼럼선택신호에응답하여, 제1 데이터라인들을제2 데이터라인으로연결하는다수개의제2 선택부들과, 뱅크선택신호에응답하여제2 데이터라인을데이터입출력라인으로연결하는제3 선택부를구비하며, 제2 선택부들을공유하는제2 데이터라인은칼럼선택신호에응답하는적어도하나이상의제1 데이터라인과연결된다.

公开(公告)号：KR1019990039590A

公开(公告)日：1999-06-05

申请号：KR1019970059739

申请日：1997-11-13

Applicant: 삼성전자주식회사

Inventor： 경계현 ,  이성주 ,  정우표

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장치의 직접 억세스 모드 제어기에 관한 것으로서, 클럭 신호와 제어 신호에 응답하는 직접 억세스 모드 제어 회로와, 다른 제어 신호에 응답하는 퓨즈단, 및 상기 퓨즈단의 출력과 상기 직접 억세스 모드 제어 회로의 출력 중 어느 하나라도 논리 '1'이면 직접 억세스 모드로 진입하게 하는 직접 억세스 모드 인에이블 신호를 발생하는 논리 게이트를 구비함으로써 직접 억세스 모드의 제어를 다양한 방법으로 실행할 수가 있다.

公开(公告)号：KR100145887B1

公开(公告)日：1998-11-02

申请号：KR1019950020917

申请日：1995-07-15

Applicant: 삼성전자주식회사

Inventor： 정우표

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리장치의 비트라인 프리차아지전압 디텍터에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래에는 최적의 비트라인 프리차아지전압을 감지하기 위해서는 비트라인 프리차아지전압 발생회로의 동작을 중단시키고 외부에서 강제적인 전압을 공급하기 위해서 2개의 패드들이 사용되었다. 따라서 패드들의 사용에 따른 칩면적이 커지게 된다. 이러한 칩면적을 줄이는 것이 본 발명의 과제이다.
3. 발명의 해결방법의 요지 :
본 발명에서는 하나의 패드를 사용하여 상기 비트라인 프리차아지전압 발생회로의 동작을 중단시키고 상기 패드에서 전달되는 전압을 분할하여 강제적인 전압을 공급하는 동작이 하나의 패드로써 구현하였다.
4. 발명의 중요한 용도 :
칩면적이 줄어든 반도체 메모리장치.

公开(公告)号：KR1020100117874A

公开(公告)日：2010-11-04

申请号：KR1020090036571

申请日：2009-04-27

Applicant: 삼성전자주식회사

Inventor： 주용규 ,  정우표

IPC: G11C11/4074 ,  G11C5/14

CPC classification number: G11C8/12 ,  G11C7/12 ,  G11C11/4094

Abstract: PURPOSE: A precharging method for a semiconductor memory device and the semiconductor memory device using the same are provided to perform a precharge operation by reducing a power noise by differently controlling a precharge operation point at each bank according to a write sequence. CONSTITUTION: A bank selector(2) activates corresponding row decoder among a plurality of row decoders(3) in response to a bank address. A column decoder designates a specific row of a memory cell array(5). The memory cell array includes a sense amplifier unit comprised of a plurality of sense amplifiers. A command decoder(6) outputs a bank precharge command and all precharge commands. A precharge controller(7) outputs a row decoder by activating a plurality of final precharge signals.

Abstract translation: 目的：提供一种用于半导体存储器件的预充电方法和使用其的半导体存储器件，以通过根据写入顺序不同地控制每个存储体处的预充电操作点来降低功率噪声来执行预充电操作。 构成：银行选择器（2）响应于银行地址激活多个行解码器（3）中的相应行解码器。 列解码器指定存储单元阵列（5）的特定行。 存储单元阵列包括由多个读出放大器组成的读出放大器单元。 命令解码器（6）输出存储体预充电命令和所有预充电命令。 预充电控制器（7）通过激活多个最终预充电信号来输出行解码器。

公开(公告)号：KR1020000067748A

公开(公告)日：2000-11-25

申请号：KR1019990025343

申请日：1999-06-29

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  정우표

IPC: G11C29/00

CPC classification number: G11C11/4096 ,  G11C11/4087

Abstract: PURPOSE: A column select circuit is provided to be capable of minimizing loading of a data input/output line. CONSTITUTION: A column select circuit comprises the first, second and third select parts(122,123,126). The first select parts(122) connect 32 bit line pairs of a bank(RB1) to the first data line parts(FDL) in response to bank select signals(PCBSEL1) indicating that the bank(RB1) is selected. The second select parts(124) connect ones corresponding to a column select signal(CSLi) among the first data line pairs(FDL), which are transferred from the first select parts(122), to the second data line pair(SDL) in response to the column select signal indicating addresses of bit lines in a bank(RB1). The third select part(126) connects the second data line pair(SDL) selected by the second select parts(124) to a data input/output line pair(IO,/IO) in response to a bank select signal(PCBSEL1).

Abstract translation: 目的：提供列选择电路，以便能够最小化数据输入/输出线的负载。 构成：列选择电路包括第一，第二和第三选择部分（122,123,126）。 响应于指示选择了存储体（RB1）的存储体选择信号（PCBSEL1），第一选择部件（122）将存储体（RB1）的32位线对连接到第一数据线部分（FDL）。 第二选择部分（124）将对应于从第一选择部分（122）传送到第一数据线对（SDL）的第一数据线对（FDL）中的列选择信号（CSLi） 响应于指示存储体中的位线的地址的列选择信号（RB1）。 第三选择部分（126）响应于存储体选择信号（PCBSEL1）将由第二选择部分（124）选择的第二数据线对（SDL）连接到数据输入/输出线对（IO，/ IO）。

公开(公告)号：KR1020000026239A

公开(公告)日：2000-05-15

申请号：KR1019980043695

申请日：1998-10-19

Applicant: 삼성전자주식회사

Inventor： 정우표 ,  박찬종

IPC: G11C29/00

Abstract: PURPOSE: An apparatus and method for controlling fault recovery for semiconductor memory is provided to minimize an unnecessary current consumption of a first control unit and to prevent an error operation of transistors by using an NOR gate instead of an inverter. CONSTITUTION: A power test unit(60) tests a level of a power supply voltage(Vcc) and outputs a set-up signal to a second control unit(62). The second control unit(62) has an inverter(72) having transistors(T1,T2), a fuse(70), a transistor(T3), and an NOR gate(74). The inverter(72) inverts the set-up signal outputted from the power test unit(60) and an inverted set-up signal to the NOR gate(74). The fuse(70) responds to a third control signal(C3) and prevents a supply of the power supply voltage(Vcc) to the inverter(72). The NOR gate(74) performs an NORing of the inverted set-up signal inputted from the inverter(72) and the set-up signal inputted from the power test unit(60), and outputs the NORing signal to a first control unit(64) as a first control signal(C1).

Abstract translation: 目的：提供一种用于控制半导体存储器的故障恢复的装置和方法，以最小化第一控制单元的不必要的电流消耗，并且通过使用NOR门代替逆变器来防止晶体管的错误操作。 构成：功率测试单元（60）测试电源电压（Vcc）的电平，并将设置信号输出到第二控制单元（62）。 第二控制单元（62）具有具有晶体管（T1，T2），熔丝（70），晶体管（T3）和或非门（74）的反相器（72）。 逆变器（72）将从功率测试单元（60）输出的建立信号和反相建立信号反相到或非门（74）。 保险丝（70）响应于第三控制信号（C3），并且防止向逆变器（72）提供电源电压（Vcc）。 NOR门（74）执行从逆变器（72）输入的反转建立信号的NOR值和从功率测试单元（60）输入的建立信号，并将NORing信号输出到第一控制单元 64）作为第一控制信号（C1）。

公开(公告)号：KR1019990054399A

公开(公告)日：1999-07-15

申请号：KR1019970074211

申请日：1997-12-26

Applicant: 삼성전자주식회사

Inventor： 정우표

IPC: G11C11/413

Abstract: 본 발명에 따른 동기형 메모리 장치는 제 2 어드레스 카운터 및 비교 회로를 제공하며, 상기 제 2 어드레스 카운터는 버스트 길이의 최종 열 어드레스를 미리 래치한다. 그리고, 상기 비교 회로는 외부에서 입력된 열 어드레스를 초기치로하여 순차적으로 계수된 버스트 열 어드레스 및 상기 제 2 어드레스 카운터에 의해서 래치된 열 어드레스를 비교하여서 상기 두 어드레스가 일치할 때 비교 신호를 발생한다. 마지막으로, 상기 비교 신호를 입력받은 버스트 정지 신호 발생기는 버스트 정지 신호를 발생하여서 제 1 및 제 2 어드레스 카운터들을 비활성화시키게 된다. 이로써, 매 클럭마다 카운터가 동작할 필요가 없게 되어서 전류 소모량을 감소시킬 수 있다.

公开(公告)号：KR100158113B1

公开(公告)日：1999-02-01

申请号：KR1019950010164

申请日：1995-04-27

Applicant: 삼성전자주식회사

Inventor： 정우표 ,  전준영

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 비트라인 프리차아지회로와 등화회로 및 그 배치방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
센스앰프회로에 단위메모리셀블럭이 공통으로 접속되는 종래의 프리차아지회로 및 등화회로에서는 분리게이트로 구분되는 비트라인의 영역에 따라 프리차아지 및 등화특성이 다르므로서 엑세스동작이 느리고 오동작이 발생하는 등의 문제점이 있었다.
3. 발명의 해결방법의 요지 :
본 발명에서는 분리게이트로 구분되는 각 영역마다 프리차아지회로 및 등화회로를 구비하므로서 프리차아지 및 등화특성을 개선하였다.
4. 발명의 중요한 용도 :
반도체 메모리장치.

公开(公告)号：KR1019990003111A

公开(公告)日：1999-01-15

申请号：KR1019970026913

申请日：1997-06-24

Applicant: 삼성전자주식회사

Inventor： 전준영 ,  정우표

IPC: G11C11/406

Abstract: 본 발명은 셀프 리프래시 모드시 반도체 메모리 장치에 관한 것으로서, 열 방향으로 신장하는 비트 라인들과, 행방향으로 신장하는 워드 라인들이 교차된 영역에 셀들이 형성된 메모리 셀 어레이를 포함하며, 셀프 리프래시 모드시 마지막으로 리프래시되는 데이터가 속한 메모리 셀의 비트 라인에 충분한 프리챠지 시간을 제공하기 위한 반도체 메모리 장치에 있어서, 외부로부터 인가되는 TTL 레벨의 행 어드레스 스트로브 신호를 CMOS 레벨의 행 어드레스 스트로브 신호로 변환 및 출력하는 행 어드레스 스트로브 버퍼와; TTL레벨의 열 어드레스 스트로브 신호를 CMOS 레벨의 열 어드레스 스트로브 신호로 변환 및 출력하는 열 어드레스 스트로브 버퍼와; 상기 행 어드레스 스트로브 신호와 열 어드레스 스트로브 신호를 인가받고, 상기 열 어드레스 스트로브 신호가 행 어드레스 스트로브 신호보다 앞서 활성화되고, 상기 행 어드레스 스트로브 신호의 활성화 구간에서 활성화되는 CBR 모드 검출 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호에 응답하여 카운팅된 클럭신호를 출력하는 카운터와; 상기 카운터로부터 상기 클럭신호를 인가받고, 제 1 제어신호를 인가받아 상기 제 1 제어신호의 활성화 구간에서 리프래시 활성화 구간 설정 신호를 발생하는 수단과; 상기 CBR 모드 검출 신호를 인가받고, 리프래시 구간이 비활성화 될 때, 리프래시 활성화 구간을 지연시켜 확장하기 위한 지연 수단과; 상기 CBR 모드 검출 신호를 인가받고, 상기 CBR 모드 검출 신호가 비활성화될 때, 상기 확장된 리프래시 활성화 구간에서 마지막 데이터를 리프래시하고, 다음 CBR 모드 검출 신호의 활성화 구간에서 비트 라인이 프리챠지 할 수 있도록 프라챠지 시간만큼 지연된 셀프 리프래시 구간 설정 신호를 출력하는 셀프 리프래시 구간 설정 수단을 포함한다. 이와 같은 회로에 의해서 리프래시 동작중에 다음단의 리프래시 신호가 들어와도 무사히 리프래시를 한후에 프리챠지동작까지 무사히 마칠 수 있다.