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公开(公告)号：KR1020160005264A
公开(公告)日：2016-01-14
申请号：KR1020140083854
申请日：2014-07-04
Applicant: 삼성전자주식회사
CPC classification number: G06F3/061 , G06F3/0619 , G06F3/0653 , G06F3/0659 , G06F3/0679 , G06F11/1048 , G11C16/0483 , G11C16/26 , G11C16/32 , G11C29/021 , G11C29/023 , G11C29/028 , G11C29/52
Abstract: 본발명의실시예에따른저장장치의읽기방법은: 프로그램시각을저장하는타임스탬프테이블및 프로그램경과시간에따른리드레벨변경정도를지시하는타임-리드레벨룩업테이블을근거로하여제 1 읽기동작을수행하는단계; 상기제 1 읽기동작의수행결과에따라상기타임-리드레벨룩업테이블을조절할필요가있는지를판별하는단계; 상기타임-리드레벨룩업테이블을조절할필요가있을때, 밸리서치동작을통하여상기타임-리드레벨룩업테이블을조절하는단계; 및상기타임스탬프테이블및 상기조절된타임-리드레벨룩업테이블을근거로하여제 2 읽기동작을수행하는단계를포함한다.
Abstract translation: 根据本发明的实施例的用于读取存储设备的方法包括：基于时间读取级别查找表执行第一读取操作的步骤，其指示根据节目经过时间的读取级别改变程度和时间戳 存储程序时间的表; 确定是否需要根据第一读取操作的性能结果来控制时间读取级别查找表的步骤; 当需要控制时间读取级别查找表时，通过谷值搜索操作来控制时间读取级别查找表的步骤; 以及基于所述受控时间读取级别查找表和所述时间戳表执行第二读取操作的步骤。
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公开(公告)号：KR1020100044625A
公开(公告)日：2010-04-30
申请号：KR1020080103834
申请日：2008-10-22
Applicant: 삼성전자주식회사
IPC: G11C11/407 , H03K5/13 , H03L7/081
CPC classification number: H03L7/0814
Abstract: PURPOSE: A semiconductor device is provided to reduce power consumption by periodically activating a replica path of a delay locked loop. CONSTITUTION: A delay locked loop outputs an internal clock signal by delaying an external clock signal according to a preset time. A normal path(200) outputs data generated from the inside to the outside in response to the internal clock signal. An update signal generator(40) outputs a periodically activated update signal. A replica path(30) outputs a replica internal clock signal by delaying as much as time delayed from a normal path if the update signal is activated. A control signal generator(20) outputs a delay control signal after variation according to the phase difference between an external clock signal and the replica internal clock signal in response to the update signal. A variable delayer(10) outputs the internal clock signal by delaying the external clock signal as much as time corresponding to a delay control signal.
Abstract translation: 目的：提供半导体器件以通过周期性地激活延迟锁定环路的复制路径来降低功耗。 构成：延迟锁定环通过根据预设时间延迟外部时钟信号来输出内部时钟信号。 正常路径（200）响应于内部时钟信号将从内到外产生的数据输出。 更新信号发生器（40）输出周期性地激活的更新信号。 如果更新信号被激活，复制路径（30）通过延迟从正常路径延迟的时间来输出复制内部时钟信号。 控制信号发生器（20）响应于更新信号，根据外部时钟信号和复制内部时钟信号之间的相位差输出变化后的延迟控制信号。 可变延迟器（10）通过将外部时钟信号延迟到对应于延迟控制信号的时间来输出内部时钟信号。
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公开(公告)号：KR100825776B1
公开(公告)日：2008-04-28
申请号：KR1020060081838
申请日：2006-08-28
Applicant: 삼성전자주식회사
Inventor： 경계현
IPC: G11C29/10
CPC classification number: G11C29/54 , G11C11/401 , G11C29/08 , G11C29/1201 , G11C2029/3602 , G11C2029/4002
Abstract: 본 발명은 데이터선의 연결 없이 테스트할 수 있는 메모리 장치 및 그 테스트 방법에 대하여 개시된다. 메모리 장치는 테스트 패턴을 저장하는 다수개의 레지스터들을 포함한다. 레지스터들은 DQ 패드와 연결되는 데이터 패턴 레지스터들로써,메모리 장치의 모드 레지스터를 셋팅하는 프로그래밍 시, 테스트 패턴이 데이터 패턴 레지스터들에 저장된다. 메모리 장치는 기입 테스트 신호에 응답하여 테스트 패턴을 DQ 패드로 전달하고, 독출 테스트 신호에 응답하여 DQ 패드로 전달된 테스트 패턴을 데이터 입력 버퍼로 전달하고, 데이터 입력 버퍼로 전달된 테스트 패턴을 메모리 셀에 기입한다. 또한, 메모리 장치는, 기입 테스트 신호에 응답하여 메모리 셀에 저장된 데이터를 독출하여 DQ 패드로 전달하고, 독출 테스트 신호에 응답하여 DQ 패드로 전달된 메모리 셀 데이터를 비교부로 전달하고, 테스트 패턴과 비교부로 전달된 메모리 셀 데이터를 비교하여 인디케이트 신호를 발생한다.
테스트 패턴, 데이터 패턴 레지스터, 기입 테스트 신호, 독출 테스트 신호, 인디케이트 신호,-
公开(公告)号：KR1020070119877A
公开(公告)日：2007-12-21
申请号：KR1020060054373
申请日：2006-06-16
Applicant: 삼성전자주식회사
Inventor： 경계현
CPC classification number: H01L25/18 , H01L27/0207 , H01L27/10897 , H01L2224/48091 , H01L2225/06513 , H01L2225/06541 , H01L2225/06596 , H01L2924/00014
Abstract: A semiconductor device on which an interface chip embedded with a substrate penetrating electrode is provided to reduce the size of a semiconductor device by interconnecting a stacked memory chip and an interface chip using a through electrode. A first chip includes core circuit blocks and test pads for testing the core circuit blocks. A second chip includes interface circuit blocks connected to the core circuit blocks through a through electrode(510) and bonding pads for interfacing the interface circuit blocks to the outside. The first chip is a memory chip(400) in which the core circuit blocks are composed of memory cell arrays. An adhesion material layer(610) is formed between the first and second chips to attach the first and second chips to each other.
Abstract translation: 提供了嵌入有基板穿透电极的界面芯片的半导体器件，以通过使用贯通电极互连堆叠的存储器芯片和接口芯片来减小半导体器件的尺寸。 第一个芯片包括用于测试核心电路块的核心电路块和测试焊盘。 第二芯片包括通过通孔（510）连接到核心电路块的接口电路块和用于将接口电路块与外部接口的接合焊盘。 第一芯片是存储芯片（400），其中核心电路块由存储单元阵列组成。 在第一和第二芯片之间形成粘合材料层（610），以将第一和第二芯片彼此附接。
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Patent Agency Ranking
公开(公告)号：KR100691358B1
公开(公告)日：2007-03-12
申请号：KR1020050006551
申请日：2005-01-25
Applicant: 삼성전자주식회사
CPC classification number: H02M3/07 , G11C5/145 , G11C7/1045 , G11C7/20
Abstract: 모드 레지스터 세트의 신호를 이용하는 반도체 메모리 장치의 승압소자 구동신호 발생회로 및 발생방법가 게시된다. 본 발명의 승압소자 구동신호 발생회로는 예비 구동신호 발생부 및 레벨 쉬프트를 구비한다. 상기 예비 구동신호 발생부는 소정의 모드 셋팅 신호군에 응답하여, 예비 구동신호를 발생한다. 상기 모드 셋팅 신호군은 모드 레지스터 세트로부터 제공된다. 그리고, 레벨 쉬프트는 상기 예비 구동신호에 응답하여, 상기 승압소자 구동신호를 발생한다. 상기 승압소자 구동신호의 풀업 전압은, 상기 예비 구동신호의 풀업 전압에 대하여, 레벨 쉬프트된다. 본 발명의 승압소자 구동신호 발생회로에 의하면, 승압소자 구동신호의 활성시점은 모드 셋팅 신호군에 의하여 제어된다. 그러므로, 승압소자 구동신호는 승압전압이 안정화된 이후에 활성화하게 된다. 따라서, 본 발명의 승압소자 구동신호 발생회로를 적용하는 반도체 메모리 장치에서는, 승압 인버터의 출력신호가 입력단자에 인가되는 노말 인버터의 누설 전류는 현저히 감소하게 된다.
MRS, 승압전압, 누설전류, 반도체, 회로-
公开(公告)号：KR100621772B1
公开(公告)日：2006-09-14
申请号：KR1020050009373
申请日：2005-02-02
Applicant: 삼성전자주식회사
IPC: G11C11/4091
CPC classification number: G11C7/1069 , G11C7/06 , G11C7/1048 , G11C7/1051 , G11C11/4087 , G11C11/4091 , G11C11/4096 , G11C2207/065
Abstract: 리드 동작시의 전류를 최소화 또는 줄일 수 있는 반도체 메모리 장치의 리드아웃 회로가 개시된다. 그러한 반도체 메모리 장치의 리드아웃 회로는, 반도체 메모리 장치의 리드아웃 회로에 있어서:
로컬 센스앰프 인에이블 신호에 응답하여 비트라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 로컬 입출력라인 센스앰프와;
글로벌 센스앰프 인에이블 신호에 응답하여 상기 로컬 입출력라인 센스앰프로부터 출력된 데이터를 감지 및 증폭하는 글로벌 입출력라인 센스앰프와;
상기 글로벌 센스앰프 인에이블 신호와 컬럼 선택선 디세이블 신호를 이용하여 디세이블 제어신호를 생성하고 그 생성된 디세이블 제어신호로써, 상기 로컬 입출력라인 센스앰프와, 상기 비트라인 센스앰프 및 상기 로컬 입출력라인 센스앰프 사이에 연결된 컬럼 선택 게이트가 비활성화되도록 하기 위한 디세이블 제어부를 구비함에 의해, 로컬 센스앰프 및 컬럼 선택 게이트에서 소모되는 전류가 최소화 또는 감소된다.
반도체 메모리 장치, 디램, 파워 세이빙, 로컬 센스앰프, 디세이블-
公开(公告)号：KR1020060088600A
公开(公告)日：2006-08-07
申请号：KR1020050009373
申请日：2005-02-02
Applicant: 삼성전자주식회사
IPC: G11C11/4091
CPC classification number: G11C7/1069 , G11C7/06 , G11C7/1048 , G11C7/1051 , G11C11/4087 , G11C11/4091 , G11C11/4096 , G11C2207/065 , G11C7/12 , G11C11/4094 , G11C2207/2227
Abstract: A memory device includes a control circuit configured to disable a local input/output line sense amplifier responsive to a global input/output line sense amplifier enable signal. The device may further include a column select gate configured to control transfer of data from a memory cell to the local input/output line and the control circuit may be configured to disable transfer of data via the column select gate responsive to the global input/output line sense amplifier enable signal.
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公开(公告)号：KR100524975B1
公开(公告)日：2005-10-31
申请号：KR1020030045410
申请日：2003-07-04
Applicant: 삼성전자주식회사
Inventor： 경계현
IPC: H01L23/12
CPC classification number: H01L25/0657 , H01L2224/32014 , H01L2224/48091 , H01L2224/4824 , H01L2224/4911 , H01L2225/0651 , H01L2225/06572 , H01L2225/06586 , H01L2924/01068 , H01L2924/15311 , H01L2924/19107 , H01L2924/00014
Abstract: 반도체 장치의 적층형 패키지가 개시된다. 본 발명에 따른 반도체 패키지는 제 1 기판, 제 1 반도체 칩, 제 2 기판, 적어도 하나의 제 2 반도체 칩 및 적어도 하나의 제 3 기판을 구비한다. 상기 제 1 기판은 외부 접속용 단자가 제 1 면에 설치되고, 상기 제 1 면의 반대측 면인 제 2면에 복수개의 랜드들을 구비한다. 제 1 반도체 칩은 상기 제 1 기판의 제 2면에 장착된다. 상기 제 2 기판은 상기 제 1 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비한다. 상기 제 2 반도체 칩은 상기 제 2 기판의 제 2 면에 장착된다. 상기 적어도 하나의 제 3 기판은 상기 제 2 반도체 칩에 제 1 면이 부착되고 상기 제 1 면의 반대측 면인 제 2 면의 외곽에 복수개의 외부 랜드들을 구비하고, 상기 제 1 면과 상기 제 2 면 사이를 관통하는 윈도우를 구비하며 상기 제 2 면의 상기 윈도우 주위에 내부 랜드들을 구비한다. 상기 제 1 반도체 칩 및 제 2 반도체 칩은 센터(center) 패드 구조를 가진다. 본 발명에 따른 반도체 패키지는 모든 패키지 공정이 일반적인 패키지 공정을 따르며 추가적인 공정이 필요 없으므로 반도체 패키지에 결함이 발생할 가능성이 적어지는 장점이 있다.
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公开(公告)号：KR100482405B1
公开(公告)日：2005-04-14
申请号：KR1020020067405
申请日：2002-11-01
Applicant: 삼성전자주식회사
IPC: G11C7/00
CPC classification number: G11C7/1069 , G11C7/10 , G11C7/1048 , G11C7/1051 , G11C7/1078 , G11C7/1096 , G11C2207/002
Abstract: 본 발명은 계층(Hierachical) 구조를 갖는 반도체 메모리장치에서 로컬 입출력라인과 글로벌 입출력 라인을 프리차지하는 장치 및 그 프리차지방법에 관한 것이다.
이를 위한 본 발명에서, 비트라인 쌍들에 로컬 입출력라인 쌍들이 연결되고, 상기 로컬 입출력라인 쌍들에 글로벌 입출력라인 쌍들이 연결되는 계층구조를 갖는 반도체 메모리 장치의 프리차지 방법은,
상기 글로벌 입출력라인 쌍들을 메모리 셀 어레이 전압의 하프전압(Vcc/2)레벨로 프리차지하고, 상기 글로벌 입출력라인 쌍들로 프리차지되는 상기 메모리 셀 어레이 전압의 하프전압으로 상기 로컬 입출력라인 쌍들을 프리차지하도록 하는 것을 특징으로 한다.
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