公开(公告)号：KR1019970019102A

公开(公告)日：1997-04-30

申请号：KR1019950028803

申请日：1995-09-04

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03M1/12

Abstract: 본 발명은 다수 개의 저항을 직렬 연결하여 전원 전압을 서로 다르게 분압하는 전압분배부와, 상기 전압분배부에서 출력되는 각각의 전압을 기준 전압으로하여 입력된 아날로그 신호 레벨과 비교하는 제 1 비교부와 상기 제 1 비교부에서 출력되는 신호를 인네이블 신호로 하여 입력된 아날로그 신호를 전압분배부에서 출력되는 각각의 전압과 비교 증폭하는 제 2 비교부로 이루어져, 변환기의 회로 구성을 간단히 함과 동시에 출력특성을 향상시키는 아날로그/디지탈 변환기에 관한 것이다.

公开(公告)号：KR100711103B1

公开(公告)日：2007-04-24

申请号：KR1020040110098

申请日：2004-12-22

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L7/085

CPC classification number: H03L7/0891 ,  H03D13/004 ,  H03L7/0895

Abstract: 3상태 위상 주파수 검출기를 개시한다. 본 발명의 위상주파수 검출기는 제1신호의 선단에 응답하여 액티브되고, 지연된 리셋신호에 응답하여 넌액티브되는 업 신호를 발생시키는 제1플립플롭과, 제2신호의 선단에 응답하여 액티브되고, 지연된 리셋신호에 응답하여 넌액티브되는 다운 신호를 발생시키는 제2플립플롭을 포함한다. 또한, 업 신호와 다운 신호를 조합하여 리셋신호를 발생시키는 리셋신호 발생기와, 리셋신호를 입력하여 제1 및 제2플립플롭에 인가되는 지연된 리셋신호를 발생시키는 제1지연기와, 리셋신호를 입력하여 공정변수 및 외부 변수에 따른 지연특성을 가진 출력제어신호를 발생시키는 제2지연기와, 출력제어신호에 응답하여 상기 업 신호 및 다운 신호를 차지펌프의 업 출력신호 및 다운 출력신호로 각각 출력하는 출력부를 포함한다. 따라서, 본 발명에서는 차지펌프의 공정변수 및 외부변수에 적응적으로 업 출력신호 및 다운출력신호의 펄스폭이 조정되므로 지터 특성을 향상시킬 수 있다.

公开(公告)号：KR1020040053609A

公开(公告)日：2004-06-24

申请号：KR1020020080770

申请日：2002-12-17

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: G01R29/02

Abstract: PURPOSE: An apparatus for detecting polarity of a waveform slope using an A/D converter is provided to recover an original digital signal from a deformed digital signal by using the A/D converter. CONSTITUTION: A slope polarity detector includes an A/D converter, a delay circuit, a multiplexer, and a digital comparator. The A/D converter(100) is used for receiving an input signal and converting the received signal to a digital signal. The delay circuit(200) is used for receiving an output signal of the A/D converter and outputting a delayed signal. The multiplexer(300) is used for outputting selectively one of the output signals of the delay circuit. The digital comparator(400) is used for comparing the output signal of the A/D converter with an output signal of the multiplexer.

Abstract translation: 目的：提供一种使用A / D转换器检测波形斜率的极性的装置，通过使用A / D转换器从变形的数字信号中恢复原始数字信号。 构成：斜率极性检测器包括A / D转换器，延迟电路，多路复用器和数字比较器。 A / D转换器（100）用于接收输入信号并将接收的信号转换为数字信号。 延迟电路（200）用于接收A / D转换器的输出信号并输出​​延迟信号。 多路复用器（300）用于选择性地输出延迟电路的输出信号之一。 数字比较器（400）用于将A / D转换器的输出信号与多路复用器的输出信号进行比较。

公开(公告)号：KR1020030084168A

公开(公告)日：2003-11-01

申请号：KR1020020022727

申请日：2002-04-25

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03K5/00

CPC classification number: G06F7/68 ,  H03K5/00006 ,  H03K5/1534 ,  H03K5/1565

Abstract: PURPOSE: A duty correction based frequency multiplier is provided to realize a small chip size and low power consumption when the integrated circuit is implemented. CONSTITUTION: A duty correction based frequency multiplier includes a first duty correction circuit(11) for receiving first signals and for generating second signals and an edge detector(12) for detecting the edges of the second signals and generating the third signals having the pulses corresponding to the detected edges. The frequency of the second signal is equal to that of the first signal. The second signal has a duty of 50:50. The duty correction based frequency multiplier further includes a second duty correction circuit(13) for receiving the third signals and for generating the fourth signals which have the frequencies equal to those of the third signals and the duty of 50:50.

Abstract translation: 目的：提供基于占空比校正的倍频器，以实现集成电路时实现小芯片尺寸和低功耗。 构成：基于占空比校正的倍频器包括用于接收第一信号并产生第二信号的第一占空比校正电路（11）和用于检测第二信号的边沿并产生具有相应脉冲的第三信号的边沿检测器（12） 到检测到的边缘。 第二信号的频率等于第一信号的频率。 第二个信号的职责是50:50。 基于占空比校正的倍频器还包括第二占空比校正电路（13），用于接收第三信号并产生频率等于第三信号和占空比为50:50的第四信号。

公开(公告)号：KR1020000013738A

公开(公告)日：2000-03-06

申请号：KR1019980032775

申请日：1998-08-12

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03M1/12

CPC classification number: H03M1/361 ,  H03M2201/93

Abstract: PURPOSE: An analog-digital converter is provided to reduce the number of resistance and comparator. CONSTITUTION: The analog-digital converter comprises: a first digital-analog converting unit(110) for converting a digital signal of N/2 bits to a first analog signal; a second digital-analog converting unit(120) for converting the digital signal of N/2 bits to a second analog signal, the second analog signal being lower level than the first analog signal; and an analog-digital converting unit(100) for converting an outer input analog signal to the digital signal of N/2 bits corresponding to the high level or the digital signal of N/2 bits corresponding to the low level according to a control signal.

Abstract translation: 目的：提供模数转换器以减少电阻和比较器的数量。 构成：模拟数字转换器包括：第一数模转换单元（110），用于将N / 2位的数字信号转换为第一模拟信号; 第二数模转换单元，用于将N / 2位的数字信号转换为第二模拟信号，第二模拟信号比第一模拟信号低; 以及模拟数字转换单元（100），用于根据控制信号将外部输入模拟信号转换为对应于高电平的N / 2位的数字信号或对应于低电平的N / 2位的数字信号 。

公开(公告)号：KR1019990026233A

公开(公告)日：1999-04-15

申请号：KR1019970048287

申请日：1997-09-23

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L1/00

Abstract: 본 발명에 따른 전압 제어 발진 회로는 제 1 및 제 2 입력 단자들 및 출력 단자를 가지며, 입력 전압이 상기 제 1 입력 단자로 인가되고 그리고 상기 제 2 입력 단자 및 상기 출력 단자가 상호 접속된 연산 증폭기 및; 상기 연산 증폭기의 출력 단자로부터 출력되는 전압을 전원 전압으로 받아들여서 입력 전압의 레벨에 따라 가변되는 주파수를 갖는 발진 신호를 발생하는 링 오실레이터를 포함한다.

公开(公告)号：KR100535249B1

公开(公告)日：2005-12-08

申请号：KR1020040043845

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: G11C7/10

Abstract: 입력 신호에 대한 레벨 쉬프터를 추가시켜 고속 전송에 더욱 적합한 저전압 차동 신호 방식(LVDS)의 입력 버퍼가 개시된다. 일반적으로 LVDS 입력 버퍼는 넓은 공통 모드 입력 전압 범위를 지원하기 위해서 레일-투-레일 구조를 이용하여 P타입과 N타입의 차동 증폭부를 병렬연결하고 각각에 대한 전류원의 강도를 상보적으로 조절하는 방식으로 출력 신호의 전압 레벨을 일정하게 유지하는 방식으로 동작한다.
본 발명은 공통 모드 전압에 따라서 전류원을 제어하는 방식을 대신하여 미리 입력 신호에 레벨 쉬프터를 적용하여 P타입과 N타입의 차동 증폭부에 입력되는 신호의 전압 레벨을 조절하는 방식을 통하여 출력 신호의 전압 레벨을 일정하게 유지하도록 하였다. 이를 통해서 종래 방식에 비해 간단한 회로 구성만으로도 고속 동작에 적합한 저전압 차동 신호 방식의 입력 버퍼를 실현한다.

公开(公告)号：KR100512937B1

公开(公告)日：2005-09-07

申请号：KR1020030002528

申请日：2003-01-14

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L7/08

CPC classification number: H03L7/0896

Abstract: 본 발명은 차동 전하 펌프 및 방법, 이를 이용한 위상 동기 루프 및 방법을 공개한다. 이 펌프는 제1입력신호를 입력하여 제1출력신호를 발생하는 제1드라이버, 제2입력신호를 입력하여 제2출력신호를 발생하는 제2드라이버, 제2입력신호의 반전된 신호를 입력하여 제1출력신호와 동일한 전압 레벨을 가지는 제3출력신호를 발생하는 제3드라이버, 제1입력신호의 반전된 신호를 입력하여 제2출력신호와 동일한 전압 레벨을 가지는 제4출력신호를 발생하는 제4드라이버, 제1바이어스 전압에 연결된 게이트와 제1출력신호가 인가되는 소스와 제1차동 전하 펌프 출력신호에 연결된 드레인을 가진 제1트랜지스터, 제1바이어스 전압에 연결된 게이트와 제2출력신호가 인가되는 소스와 제2차동 전하 펌프 출력신호에 연결된 드레인을 가진 제2트랜지스터, 제2바이어스 전압에 연결된 게이트와 제3출력신호가 인가되는 소스와 제1차동 전하 펌프 출력� �호에 연결된 드레인을 가진 제3트랜지스터, 및 제2바이어스 전압에 연결된 게이트와 제4출력신호가 인가되는 소스와 제2차동 전하 펌프 출력신호에 연결된 드레인을 가진 제4트랜지스터로 구성되어 있다. 따라서, 입력신호들의 천이시에 발생하는 스위칭 노이즈가 감소되어, 동작 성능이 향상된다.

公开(公告)号：KR100303397B1

公开(公告)日：2001-11-22

申请号：KR1019980023611

申请日：1998-06-23

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L7/08

Abstract: 입력 주파수를 가지는 입력 신호에 응답해서 넓은 범위의 출력 주파수를 가지는 출력 신호를 발생하는 위상 동기 루프 회로를 포함하는 주파수 합성기가 여기에 게재된다. 상기 위상 동기 루프 회로는 입력 신호와 피드백 신호를 받아들이고, 상기 입력 신호와 피드백 신호들 간의 차에 대응하는 위상 오차 신호를 출력하는 위상 검출기, 상기 위상 오차 신호에 의해 제어되는 극성을 가지는 차지 펌프신호를 발생하는 챠지 펌프, 상기 챠지 펌프 신호에 응답해서 발진 신호를 발생하는 가변 발진기, 제 1 제수로 상기 발진 신호의 주파수를 분주해서 상기 주파수 합성기의 출력 신호인 제 1 분주 출력 신호를 발생하는 제 1 주파수 분주기, 제 2 제수로 상기 제 1 분주 출력 신호의 주파수를 분주해서 상기 피드백 신호를 발생하는 제 2 주파수 분주기, 그리고 상기 출력 신호의 출력 주파수가 가변될 때 상기 제 1 제수와 상기 제 2 제수를 곱한 값이 일정하게 유지되도록, 상기 제 2 제수에 응답해서 상기 제 1 제수를 조절하거나 또는 상기 제 1 제수에 응답해서 상기 제 2 제수를 조절하는 루프 조절기를 포한하다.

公开(公告)号：KR1020000002717A

公开(公告)日：2000-01-15

申请号：KR1019980023611

申请日：1998-06-23

Applicant: 삼성전자주식회사

Inventor： 조영균

IPC: H03L7/08

CPC classification number: H03L7/183 ,  H03L7/0891 ,  H03L2207/04

Abstract: PURPOSE: A frequency synthesizer including a phase-locked loop circuit is provided to generate various frequencies while maintaining a loop characteristic fixed in an early stage. CONSTITUTION: A phase-locked loop circuit comprises: a first outputting divider(200) containing an outputting divisor(N); a phase/frequency detector(300) connected to the first outputting divider; a charging pump(400); a loop filter(500) connected to the charging pump; a voltage controlling oscillator(600) connected to the loop filter; and a second outputting divider(700) connected to the voltage controlling oscillator through a signal line(20) and to the first outputting divider through a signal line(30).

Abstract translation: 目的：提供包括锁相环电路的频率合成器，以便在保持早期固定的环路特性的同时产生各种频率。 构成：锁相环电路包括：包含输出除数（N）的第一输出除法器（200）; 连接到第一输出分配器的相位/频率检测器（300） 充电泵（400）; 连接到充电泵的环路滤波器（500）; 连接到环路滤波器的电压控制振荡器（600） 以及通过信号线（20）连接到电压控制振荡器并通过信号线（30）连接到第一输出分频器的第二输出分频器（700）。