公开(公告)号：KR1020040006820A

公开(公告)日：2004-01-24

申请号：KR1020020041214

申请日：2002-07-15

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래 ,  윤용진

IPC: H03K5/00

CPC classification number: H03K3/356139 ,  H03K19/018521 ,  H04L25/0272

Abstract: PURPOSE: A CMOS receiver of an integrated circuit is provided to have a reliability by simply configuring the circuits without utilizing an additional clock circuit. CONSTITUTION: A CMOS receiver of an integrated circuit includes an input circuit(10), a first and a second sensing nodes, a precharge circuit(70), a latch circuit(30), a delay circuit(50), a first logic circuit and a second logic circuit. The input circuit(10) receives the reference voltage signal and the input signal. The precharge circuit(70) makes the first and the second sensing nodes a predetermined voltage level when the first clock signal becomes a first state. The latch circuit(30) generates the voltage difference between the first and the second sensing nodes in response to the voltage level of the input signal when the first clock signal becomes to the second state. The delay circuit(50) generate the second clock signal by delaying the first clock signal to a predetermined time. The first logic circuit generates a first output signal in response to the first sensing node of the delay circuit(50) during the activation of the second clock signal. And, the second logic circuit generates the second output signal in response to the second sensing node during the activation of the second clock signal.

Abstract translation: 目的：提供集成电路的CMOS接收器，通过简单地配置电路而不利用额外的时钟电路来具有可靠性。 构成：集成电路的CMOS接收器包括输入电路（10），第一和第二感测节点，预充电电路（70），锁存电路（30），延迟电路（50），第一逻辑电路 和第二逻辑电路。 输入电路（10）接收参考电压信号和输入信号。 当第一时钟信号变为第一状态时，预充电电路（70）使第一和第二感测节点成为预定的电压电平。 当第一时钟信号变为第二状态时，锁存电路（30）响应于输入信号的电压电平，产生第一和第二感测节点之间的电压差。 延迟电路（50）通过将第一时钟信号延迟到预定时间来产生第二时钟信号。 第一逻辑电路在激活第二时钟信号期间响应于延迟电路（50）的第一感测节点产生第一输出信号。 并且，第二逻辑电路在激活第二时钟信号期间响应于第二感测节点产生第二输出信号。

公开(公告)号：KR100410536B1

公开(公告)日：2003-12-18

申请号：KR1020010005340

申请日：2001-02-05

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래

IPC: H03H11/40

CPC classification number: H04L25/0298

Abstract: An impedance updating apparatus includes a terminator circuit for receiving and terminating an external input signal, the terminator circuit having an up-terminator and a down-terminator; and an update controller for separately controlling the up-terminator and the down-terminator based on the level of the external input signal. The update controller includes at least one latch for latching impedance codes of a programmable impedance controller, the impedance codes being used for controlling transistors in the up-terminator and down-terminator. The update controller performs updating impedance of the up-terminator, or down-terminator when an up-update enable signal or a down-update enable signal and a level of the external input signal correspond to a predetermined condition. And the update controller performs updating impedance of the up-terminator, or down-terminator in response to a level of the external input signal during set-up or hold time only. An impedance updating method of termination circuit having up/down terminators and a separate update controller for detecting terminator through which minimum current flows in response to level of an external input signal is also provided which includes the steps of: determining signal levels of an external input signal to thereby detect a terminator through which minimum current flows between the up or down terminator; and impedance updating the detected terminator through which minimum current flows.

Abstract translation: 一种阻抗更新装置，包括：终端电路，用于接收和终止外部输入信号，终端电路具有上行终端器和下行终端器; 以及更新控制器，用于基于外部输入信号的电平分别控制上行终端和下行终端。 更新控制器包括用于锁存可编程阻抗控制器的阻抗码的至少一个锁存器，所述阻抗码用于控制上行终端和下行终端中的晶体管。 当上升更新使能信号或下降更新使能信号和外部输入信号的电平对应于预定条件时，更新控制器执行上行终端或下行终端的更新阻抗。 并且更新控制器仅在建立或保持时间期间响应于外部输入信号的电平来执行更新上行终端或下行终端的阻抗。 还提供了一种终端电路的阻抗更新方法，该终端电路具有上/下终端器和用于检测响应于外部输入信号的电平而流过最小电流的终端器的单独更新控制器，其包括以下步骤：确定外部输入的信号电平 从而检测在上行或下行终止器之间流过最小电流的终端; 并通过阻抗更新检测到的最小电流流过的端接器。

公开(公告)号：KR1020030008412A

公开(公告)日：2003-01-29

申请号：KR1020010043046

申请日：2001-07-18

Applicant: 삼성전자주식회사

Inventor： 이진호 ,  조욱래

IPC: G11C5/14

CPC classification number: G11C5/147 ,  G05F3/247

Abstract: PURPOSE: A fuse programmable voltage generator having an increased level trimming step number is provided to be capable of trimming a voltage level finely while minimizing the number of used fuses. CONSTITUTION: A driver(P1) drives an output voltage in response to a level control signal. An upper transistor and fuse array(20) consists of a plurality of transistors(T1-T4) and a plurality of programmable fuses(fuse(1)-fuse(N)). The transistors(T1-T4) are connected between an output terminal of the driver(P1) and a voltage division node(ND1), and have different sizes from one another. The programmable fuses(fuse(1)-fuse(N)) are connected in parallel with corresponding channels of the transistors(T1-T4). A lower transistor and fuse array(30) consists of a plurality of transistors(T5-T8) and a plurality of programmable fuses(fuse(1)-fuse(N)). The transistors(T5-T8) are connected between the voltage division node(ND1) and a ground, and have different sizes from one another. The programmable fuses(fuse(1)-fuse(N)) are connected in parallel with corresponding channels of the transistors(T5-T8). A comparison part(10) compares a reference voltage(REF) with a voltage(SREF1) of the voltage division node(ND1) and generates a level control signal.

Abstract translation: 目的：提供具有增加的电平修整步数的熔丝可编程电压发生器，以能够精细地修整电压电平，同时最小化所使用的保险丝的数量。 构成：驱动器（P1）根据电平控制信号驱动输出电压。 上部晶体管和熔丝阵列（20）由多个晶体管（T1-T4）和多个可编程熔丝（熔丝（1） - 熔丝（N））组成。 晶体管（T1-T4）连接在驱动器（P1）的输出端子和分压节点（ND1）之间，并且具有彼此不同的尺寸。 可编程熔丝（熔丝（1） - 熔丝（N））与晶体管（T1-T4）的相应通道并联连接。 下部晶体管和熔丝阵列（30）由多个晶体管（T5-T8）和多个可编程熔丝（熔丝（1） - 熔丝（N））组成。 晶体管（T5-T8）连接在分压节点（ND1）和地之间，并且具有彼此不同的尺寸。 可编程熔丝（熔丝（1） - 熔丝（N））与晶体管（T5-T8）的相应通道并联连接。 比较部分（10）将参考电压（REF）与分压节点（ND1）的电压（SREF1）进行比较，并产生电平控制信号。

公开(公告)号：KR1020020087343A

公开(公告)日：2002-11-22

申请号：KR1020020020331

申请日：2002-04-15

Applicant: 삼성전자주식회사

Inventor： 윤용진 ,  조욱래 ,  박정우 ,  이광진 ,  김남석

IPC: H03L7/00

CPC classification number: G06F1/10 ,  H03K5/135

Abstract: PURPOSE: A circuit and a method for generating an internal clock signal of a middle phase related to an external clock are provided to generate the internal clock signal having a phase of a middle value as to the external clock. CONSTITUTION: A clock buffer(710) generates an initial reference clock signal in response to an external clock signal. A DMC(Delay Monitor Circuit)(720) receives the initial reference clock signal. A FDA(Forward Delay Array) unit(730) receives a signal from the above DMC. A clock driver(750) generates an internal clock signal in response to a reverse signal received from one of BDA(Backward Delay Array) units. A standalone delay device generates a delay reference signal in response to the initial reference clock signal. And a plurality of MCCs(Mirror Control Circuit) receive one output of the FDA units and the delay reference clock signal. When one of the outputs of the FDA is synchronized to the delay reference clock signal, one BDA unit is activated and the generation of a reverse signal begins.

Abstract translation: 目的：提供用于产生与外部时钟相关的中间相位的内部时钟信号的电路和方法，以产生具有与外部时钟相关的中间值的内部时钟信号。 构成：响应于外部时钟信号，时钟缓冲器（710）产生初始参考时钟信号。 DMC（延迟监视电路）（720）接收初始参考时钟信号。 FDA（转发延迟阵列）单元（730）接收来自上述DMC的信号。 时钟驱动器（750）响应于从BDA（反向延迟阵列）单元之一接收的反向信号产生内部时钟信号。 独立延迟装置响应于初始参考时钟信号产生延迟参考信号。 并且多个MCC（镜像控制电路）接收FDA单元的一个输出和延迟参考时钟信号。 当FDA的其中一个输出与延迟参考时钟信号同步时，一个BDA单元被激活，并且反向信号的产生开始。

公开(公告)号：KR100332455B1

公开(公告)日：2002-04-13

申请号：KR1019990032546

申请日：1999-08-09

Applicant: 삼성전자주식회사

Inventor： 이진호 ,  조욱래

IPC: G11C11/401

CPC classification number: H03K17/164

Abstract: 전원전압의변동에따른임피던스부정합을방지또는최소화할수 있는반도체장치의가변임피던스콘트롤회로및 오프칩 드라이버와가변임피던스콘트롤방법이개시된다. 회로적으로, 임피던스콘트롤을위한업/다운카운팅신호에응답하는어레이구동부와, 상기어레이구동부에의해제어되는임피던스매칭용트랜지스터어레이를가지는반도체장치의가변임피던스콘트롤회로에있어서, 상기어레이구동부는제1전원전압과제2전원전압에의해내부의각 소자들이구별적으로동작하고, 상기트랜지스터어레이는상기제2전원전압에의해내부의각 소자들이동작하는구조를가짐에의해전원전압의변동에무관하게임피던스매칭동작이수행되어반도체장치의퍼포먼스가향상된다.

公开(公告)号：KR100238842B1

公开(公告)日：2000-01-15

申请号：KR1019970001382

申请日：1997-01-18

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: H01L27/06

Abstract: 본 발명은 반도체 장치의 옵션 회로에 관한 것으로서, 반도체 장치의 신호의 지연 경로를 선택하는 회로 옵션과 반도체 장치의 제품(×8, ×4)을 선택하는 제품옵션의 레이아웃에 있어서 상기 회로 옵션은 서로 다른 층에 형성되는 메탈층들 사이에 비아가 형성되고, 상기 비아의 유무로 신호의 지연 경로를 선택하고, 상기 제품 옵션은 동일층에 형성되는 메탈층 사이에 메탈이 삽입되어 제품을 선택한다. 그러므로 옵션 회로의 선택이 변경될 때 모든 옵션 회로의 마스크를 변경할 필요없이 옵션이 변경된 회로의 마스크만을 수정할 수 있다.

公开(公告)号：KR1019990085605A

公开(公告)日：1999-12-15

申请号：KR1019980018135

申请日：1998-05-20

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: G11C11/41

Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 데이터를 저장하기 위한 정적 메모리 셀들을 구비한 정적 메모리 셀 어레이, 및 데이터를 저장하기 위한 정적 메모리 셀들과 정적 메모리 셀들 각각과 연결되어 파워 다운시 해당 정적 메모리 셀에 저장된 데이터를 저장하기 위한 불휘발성 메모리 셀들을 구비하여 파워 다운 후 파워 업시에 해당 불휘발성 메모리 셀에 저장된 데이터를 해당 정적 메모리 셀로 복원하는 정적 메모리 셀과 불휘발성 메모리 셀이 결합된 어레이로 구성되어 있다. 따라서, 본 발명의 장치를 시스템에 적용하여 작업중인 데이터나 중요한 데이터가 SRAM메모리 셀과 불휘발성 메모리 셀을 결합한 어레이로 저장되게 함으로써 파워 다운시에 데이터의 손실을 방지할 수 있다.

公开(公告)号：KR100158494B1

公开(公告)日：1998-12-15

申请号：KR1019950007517

申请日：1995-03-31

Applicant: 삼성전자주식회사

Inventor： 양승권 ,  조욱래

IPC: G06F12/00

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 고속의 외부 클럭을 정확하게 입력함
3. 발명의 해결 방법의 요지
반도체 메모리장치에서 고속의 외부 클럭을 입력하는 회로가, 작은 전압차를 갖는 외부입력신호를 지연없이 입력하여 설정된 레벨로 조정하는 입력수단과, 상기 입력수단의 출력을 감지 및 증폭하여 전류신호로 변환출력하는 전류증폭수단과, 입력버퍼회로와 연결되며 상기 전류신호를 전압신호로 변환 출력하는 부하수단으로 구성됨.
4. 발명의 중요한 용도
고속의 데이타를 처리하는 반도체 메모리장치에서 고속으로 입력되는 외부클럭을 정확하게 입력하여 버퍼회로로 전달함.

公开(公告)号：KR100149653B1

公开(公告)日：1998-12-15

申请号：KR1019950007519

申请日：1995-03-31

Applicant: 삼성전자주식회사

Inventor： 이영대 ,  정철민 ,  조욱래

IPC: H03K19/00

CPC classification number: H03K19/017527

Abstract: [청구범위에 기재된 발명에 속한 기술분야]
반도체 메모리 장치
[발명이 해결하려고 하는 기술적 과제]
반도체 메모리 장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승시켜 입력함
[발명의 해결 방법의 요지]
반도체 메모리장치에서 GTL레벨신호를 입력하는 회로가, 상기 GTL레벨신호의 제1입력신호를 입력하는 수단과, 상기 GTL레벨신호의 제1기준신호를 입력하는 수단과, 레벨쉬프트수단을 구비하여 상기 제1입력신호를 상기 레벨쉬프트수단에 의해 ECL 레벨로 상승시키는 제2입력신호로 발생하는 수단과, 레벨쉬프트수단을 구비하며 상기 제1기준신호를 상기 레벨쉬프트수단에 의해 ECL 레벨의 입력레벨로 상승시키는 제2기준신호로 발생하는 수단과, 상기 제2입력신호 및 제2기준신호의 차를 비교하여 제1출력신호 및 제2출력신호를 발생하는 ECL버퍼회로로 구성됨.
[발명의 중요한 용도]
고속을 요구하는 반도체 메모리장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승시키며, 출력되는 신호의 스윙폭은 GTL레벨의 스윙폭으로 유지하므로서, 신호를 고속으로 입출력시킴

公开(公告)号：KR1019970051236A

公开(公告)日：1997-07-29

申请号：KR1019950056991

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: G11C11/407

Abstract: 본 발명은 반도체 메모리 장치의 사이클타임 측정장치에 관해 게시한다. 종래에는 고속의 반도체 메모리 장치의 사이클타임을 측정하기 위하여 고속의 측정장치를 사용함으로써 생산비가 많이 소요되었으나 본 발명의 측정장치는 저속의 측정장치이면서도 고속의 반도체 메모리 장치의 사이클타임을 측정할 수 있어서 생산비가 절감될 수 있을 뿐만 아니라 사용하기에도 간단한 잇점이 있다.