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公开(公告)号：KR1020160015727A
公开(公告)日：2016-02-15
申请号：KR1020140098355
申请日：2014-07-31
Applicant: 삼성전자주식회사
IPC: G06Q50/10
CPC classification number: G06F3/165 , G06F3/0486 , G06F3/04883 , G06T11/60 , G09G5/00 , G09G2320/0626 , G09G2340/14 , G09G2354/00
Abstract: 본발명의다양한실시예에따르면, 전자장치의동작방법은, 음악정보를획득하는동작과, 상기획득된음악정보를분석하는동작, 및상기분석된음악정보에기반하여상기음악정보를시각화하는동작을포함할수 있다. 또한, 다른실시예가가능하다.
Abstract translation: 根据本发明的各种实施例，一种操作电子设备的方法包括：获得音乐信息的操作; 分析所获得的音乐信息的操作; 以及基于分析的音乐信息可视化音乐信息的操作。 其他实施例是可能的。
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公开(公告)号：KR100871704B1
公开(公告)日：2008-12-05
申请号：KR1020070019925
申请日：2007-02-27
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/1048 , G11C7/1078 , G11C7/109 , G11C7/222 , H03K19/0005
Abstract: 반도체 메모리 장치의 온-다이 터미네이션(On-Die Termination ; ODT) 회로가 개시된다. 본 발명에 따른 온-다이 터미네이션 회로는, ODT 동기 버퍼 및 ODT 게이트를 구비한다. ODT 동기 버퍼는, 외부클럭에 지연 동기된 제1클럭신호에 동기시켜서, ODT 동작을 지시하는 외부 ODT 커맨드로부터 동기 ODT 커맨드를 생성한다. ODT 게이트는 상기 외부클럭에 지연 동기된 제2클럭신호와 상기 동기 ODT 커맨드를 이용하여, 온-다이 터미네이션을 제어하는 신호들을 생성한다. 상기 동기 ODT 커맨드는, 상기 제2클럭신호의 비활성화 구간에서 생성된다.
ODT, 동기버퍼, 레이턴시, 주파수-
公开(公告)号：KR1020070051970A
公开(公告)日：2007-05-21
申请号：KR1020050109418
申请日：2005-11-16
Applicant: 삼성전자주식회사
Abstract: 반도체 메모리 장치의 비트라인 프리차아지용 전압 또는 메모리 셀 플레이트 전압으로 사용되는 내부 전압(1/2 VCC 전압)을 안정되게 발생하는 내부전압 발생회로를 개시한다. 내부전압 발생회로는 제1기준전압과 내부 전압에 기초하여 제1 출력단에 제1 전압을 제공하는 제1 비교기와, 제2기준전압과 내부 전압에 기초하여 제2 출력단에 제2 전압을 제공하는 제2 비교기와, 제1 출력단에 연결되며 제1 출력단에 소정의 제1 제어 전압을 제공하는 제1 보조전압 발생부와, 제2 출력단에 연결되며 제2 출력단에 소정의 제2 제어 전압을 제공하는 제2 보조전압 발생부와, 제1 및 제2 제어 전압에 응답하여 반도체 메모리 장치의 파워 업시 상기 내부 전압의 레벨을 소정 범위내로 유지시키는 구동 드라이버를 을 포함한다. 따라서, 파워 업시에도 안정적으로 내부전압을 제공할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR1020050118751A
公开(公告)日：2005-12-20
申请号：KR1020040043838
申请日：2004-06-15
Applicant: 삼성전자주식회사
Inventor： 조진형
IPC: G11C5/14
CPC classification number: G11C5/14 , G11C5/143 , G11C11/4074 , G11C11/4072
Abstract: In an embodiment, a device controls an internal power voltage in a semiconductor device. The device uses internal and external power voltages during a power-up period, and includes a power-up flag signal generator and a control circuit. The power-up flag signal generator generates a power-up flag signal based on the external power voltage. The control circuit provides a first internal power voltage to a peripheral circuit of the semiconductor device. During power-up the first internal power voltage varies according to a level of the external power voltage in response to the power-up flag signal having a first logic level. Accordingly, an internal power voltage may have a linear power-up slope during the power-up period and an initialization failure of any latch circuits in the peripheral circuit may be avoided. Also, power consumption of the latch circuits is reduced.
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公开(公告)号：KR100416625B1
公开(公告)日：2004-01-31
申请号：KR1020020025625
申请日：2002-05-09
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: H03K19/00323 , H03K19/00384
Abstract: A buffer has an amplifier that receives an external signal, a reference voltage, and outputs an amplified signal. The amplified signal is responsive to the difference between the external signal and the reference voltage. An inverter receives the amplified signal and generates an inverted signal. A voltage supply circuit is configured to provide an adjusted power supply voltage to the inverter responsive to the reference voltage. A ground voltage supply circuit is configured to provide an adjusted ground voltage to the inverter responsive to the reference voltage.
Abstract translation: 缓冲器有一个放大器，用于接收外部信号和参考电压，并输出放大的信号。 放大的信号响应于外部信号和参考电压之间的差异。 反相器接收放大的信号并产生反相信号。 电压供应电路被配置为响应于参考电压向逆变器提供经调节的电源电压。 接地电压供应电路被配置为响应于参考电压向调节器提供调节的接地电压。
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公开(公告)号：KR100597791B1
公开(公告)日：2006-07-06
申请号：KR1020040103008
申请日：2004-12-08
Applicant: 삼성전자주식회사
IPC: G11C11/4091 , G11C7/12
CPC classification number: G11C11/4094 , G11C11/4097
Abstract: 프리차아지 전압 변화시점이 지연되는 로컬 데이터 라인쌍을 가지는 반도체 메모리 장치가 게시된다. 본 발명의 반도체 메모리 장치는, 블락기입 제어신호의 활성시점을 지연시키기 위한 지연블락을 포함하여, 비트라인쌍의 데이터의 증폭시점으로부터 로컬 데이터 라인쌍에 전원전압의 유입시점까지의 구간을 연장시킨다. 그러므로, 본 발명의 반도체 메모리 장치에 의하면, 로컬 데이터 라인쌍에 전원전압이 유입되는 시점은 비트라인쌍이 충분히 디벨로프된 이후이다. 따라서, 본 발명의 반도체 메모리 장치에 의하면, 비트라인쌍과 로컬 데이터 라인쌍의 디벨로프 속도의 저하가 방지되고, 궁극적으로 반도체 메모리 장치의 동작속도가 향상된다.
메모리, 비트라인쌍, 로컬 데이터 라인쌍, 글로발 데이터 라인쌍, 칼럼선택신호Abstract translation: 公开了具有延迟预充电电压被延迟的时间点的一对局部数据线的半导体存储器件。 本发明的半导体存储器件，包括用于延迟所述块写入控制信号的激活时间，从而在该间隔到电源电压的入口点延伸到从位线对的数据的的放大时间的局部数据线对中的延迟块 。 因此，根据本发明的半导体存储器件，当电源电压被施加到本地数据线对的时间点是在位线对被充分显影之后。 因此，根据本发明的半导体存储器件，防止了位线对和局部数据线对的显影速度的降低，并且最终改善了半导体存储器件的操作速度。
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公开(公告)号：KR1020050099718A
公开(公告)日：2005-10-17
申请号：KR1020040024894
申请日：2004-04-12
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 테스트 모드 신호라인들을 감소시켜 신호라인 버싱에 대한 부담을 감소시키는 테스트 신호 디코딩 방식을 갖는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 복수개의 테스트 모드 신호들을 발생하는 모드 레지스터 셋트(MRS), 상기 테스트 모드 신호들을 수신하는 제1논리 블록, 및 상기 테스트 모드 신호들을 수신하는 제2논리 블록을 구비하고, 특히 상기 테스트 모드 신호들이 상기 제1 및 제2논리 블록 내의 멀티플렉싱 회로에 의해 디코드되는 것을 특징으로 한다.
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