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公开(公告)号：KR1020160050194A
公开(公告)日：2016-05-11
申请号：KR1020140147698
申请日：2014-10-28
Applicant: 삼성전자주식회사
IPC: G11C11/409 , H03K19/0175
CPC classification number: G11C7/1087 , G11C7/1084 , H03K5/1565
Abstract: 차동입력신호들간의정전류흐름을방지하는반도체장치가개시된다. 그러한반도체장치는, 차동입력신호들중의제1 신호를버퍼링하는제1 입력부와, 상기차동입력신호들중의제2 신호를버퍼링하는제2 입력부와, 상기제1 입력부의제1 리피팅노드와상기제2 입력부의제2 리피팅노드사이에연결되어상기제1,2 신호들의듀티변화를방지하는래치를포함한다. 또한, 반도체장치는, 상기차동입력신호들의프리앰블이수신되기이전의타임구간에서, 상기제1,2 리피팅노드들에나타나는상기제1,2 신호들의상태에근거하여상기래치의동작을선택적으로스위칭하는래치컨트롤러를포함한다.
Abstract translation: 公开了一种用于防止差分信号之间的直流电流路径的半导体器件。 半导体器件包括缓冲差分输入信号中的第一信号的第一输入部分，缓冲差分输入信号中的第二信号的第二输入部分和连接在第一输入部分的第一重复节点和 第二输入部分的第二重复点，并且防止第一和第二信号的占空比变化。 此外，半导体器件包括一个锁存器控制器，该锁存器控制器在差分输入信号的前导码之前的时间范围内，基于表示第一和第二重复节点的第一和第二信号的状态来选择性地切换锁存器的操作 被收到。 因此，可以防止差分信号之间的直流电流的流动。
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公开(公告)号：KR100688480B1
公开(公告)日：2007-03-08
申请号：KR1020000054874
申请日：2000-09-19
Applicant: 삼성전자주식회사
CPC classification number: G11C29/50008 , G01R31/2621 , G01R31/275 , G01R31/31701 , G11C29/50 , G11C29/50004 , G11C2029/5006
Abstract: 패키지 상태에서 반도체 소자의 전기적 특성을 측정하는 수단 및 그 방법이 개시된다. 본 발명의 반도체 소자의 전기 특성 측정 수단은 전기 특성 측정부를 구비한다. 전기 측정부는 전기 특성을 측정하고자 하는 전기 소자에 접속되고, 반도체 장치 내의 하나의 패드에 접속된다. 그리고, 전기 특성 측정부는 제어 신호에 응답하여 구동되어 전기 소자의 전기 특성이 반영된 값을 패드로 출력한다. 전기 특성 측정부는 엔모스 문턱 전압 측정부, 엔모스 포화 전류 측정부, 피모스 문턱 전압 측정부, 피모스 포화 전류 측정부 및 저항 측정부(90) 중 적어도 어느 하나를 포함한다. 본 발명에 의하여, 패키지 조립 후의 완제품 상태에서 반도체 장치내의 전기 소자의 특성을 측정함으로써, 보다 정확한 전기 특성값을 구할 수 있다. 따라서, 반도체 장치의 특성 저하 및 오동작을 방지할 수 있다.
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公开(公告)号：KR100604786B1
公开(公告)日：2006-07-26
申请号：KR1019990042333
申请日：1999-10-01
Applicant: 삼성전자주식회사
IPC: G11C11/24
Abstract: 본 발명은 차동 커패시터의 작은 전압 차이도 감지할 수 있는 전위차 감지회로에 관한 것이다. 본 발명에 따른 전위차 감지회로는, 차동 커패시터를 일정 전압 레벨로 충전시키기 위한 차동 전압 펄스가 인가되고 일정시간 후, 인엑티브상태에서 액티브 상태로 전환되어, 상기 차동 커패시터의 전압 레벨을 감지하는 전압 감지부를 구비한다. 상기 전압 감지부는, 상기 제 1 커패시터에 접속되어 상기 제 1 커패시터의 전압 레벨을 입력받는 입력 단자, 상기 제 2 커패시터에 접속되는 출력 단자 및 상기 차동 전압 레벨을 감지하는 동작을 제어하기 위한 제 1 제어 신호 쌍을 입력받는 제어 단자 쌍을 구비하는 제 1 트라이-스테이트 버퍼 및 상기 제 2 커패시터에 접속되어 상기 제 2 커패시터의 전압 레벨을 입력받는 입력 단자, 상기 제 1 커패시터에 접속되는 출력 단자 및 상기 제 1 제어 신호 쌍을 입력받는 제어 단자 쌍을 구비하는 제 2 트라이-스테이트 버퍼를 구비한다.
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公开(公告)号：KR1020040090178A
公开(公告)日：2004-10-22
申请号：KR1020030024123
申请日：2003-04-16
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G11C5/14
Abstract: PURPOSE: A semiconductor memory device and a method for arranging the same are provided to rapidly and uniformly make the voltage level of the internal voltage generation lines a desired internal voltage level by arranging driver of the active internal voltage generation circuit at both ends of the internal voltage generation line. CONSTITUTION: A semiconductor memory device includes a memory cell array(10), a plurality of internal voltage generation lines(VINTA1-VINTA3), a column decoder(12), an internal voltage generation circuit(30) and a plurality of drivers(30-1,30-2,30-3). The memory cell array(10) is provided with a plurality of bitlines formed in column direction with respect to the plurality of wordlines, a plurality of column selection lines and a plurality of memory cell array blocks. The internal voltage generation lines(VINTA1-VINTA3) are formed between the plurality of memory cell array blocks. The column decoder(12) selects the column selection lines by decoding the column address. The internal voltage generation circuit(30) is placed at both ends of the memory cell array(10) to generate the comparison signal by comparing the reference voltage with the internal voltage. And, the plurality of drivers(30-1,30-2,30-3) supplies the internal voltage to a plurality of the internal voltage generation lines(VINTA1-VINTA3) in response to the comparison signal.
Abstract translation: 目的：提供一种半导体存储器件及其布置方法，通过将内部电压产生电路的驱动器设置在内部的两端，快速且均匀地使内部电压产生线的电压电平达到期望的内部电压电平 电压生成线。 构成：半导体存储器件包括存储单元阵列（10），多个内部电压生成线（VINTA1-VINTA3），列解码器（12），内部电压产生电路（30）和多个驱动器（30） -1,30-2,30-3）。 存储单元阵列（10）具有相对于多个字线在列方向上形成的多个位线，多个列选择线和多个存储单元阵列块。 内部电压产生线（VINTA1-VINTA3）形成在多个存储单元阵列块之间。 列解码器（12）通过解码列地址来选择列选择行。 内部电压产生电路（30）被放置在存储单元阵列（10）的两端，通过将参考电压与内部电压进行比较来产生比较信号。 并且，响应于比较信号，多个驱动器（30-1,30-2,30-3）将内部电压提供给多个内部电压产生线（VINTA1-VINTA3）。
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5.发明公开업-슬루율 및 다운-슬루율, 업-드라이빙 세기 및다운-드라이빙 세기가 상호 독립적으로 조절되는 출력드라이버 회로 有权输出驱动电路，用于独立控制上升速率，下降速率，提升驱动强度和下降驱动强度的强度
公开(公告)号：KR1020030079297A
公开(公告)日：2003-10-10
申请号：KR1020020018249
申请日：2002-04-03
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K17/164
Abstract: PURPOSE: An output driver circuit is provided to independently control the intensity of an up-slew rate, a down slew-rate, an up-driving intensity and a down-driving intensity. CONSTITUTION: An output driver circuit for independently controlling the intensity of an up-slew rate, a down slew-rate, an up-driving intensity and a down-driving intensity includes a free-driver for generating first data and second data reflecting on the inner data in response to a predetermined output activation signal and a push-pull driver(200) for generating the output signal to be outputted to the outside of the chip by receiving the first data and the second data. The push-pull driver(200) includes at least two pull-up blocks(210_1) for selectively driving the voltage levels of the output signals in response to a predetermined up-driving intensity control signal and at least two output driver circuits(210_2) for selectively driving the voltage level of the output signal in response to the down driving intensity control signal. The pull-up blocks(210_1) drive the voltage level of the output signal to the side of the first output voltage level in response to the first data and the output driver circuits(210_2) drive the voltage level of the output signal to the side of the second output voltage level in response to the second data.
Abstract translation: 目的：提供一个输出驱动电路来独立控制升压速率，降压转换速率，向上驱动强度和下行驱动强度的强度。 构成：用于独立地控制升压速率，降压转换速率，上升驱动强度和下行驱动强度的强度的输出驱动器电路包括用于产生第一数据的自由驱动器和在 响应于预定输出激活信号的内部数据和推挽驱动器（200），用于通过接收第一数据和第二数据来产生要输出到芯片外部的输出信号。 推挽驱动器（200）包括至少两个上拉块（210_1），用于响应于预定的上行驱动强度控制信号和至少两个输出驱动电路（210_2）选择性地驱动输出信号的电压电平， 用于响应于下行驱动强度控制信号选择性地驱动输出信号的电压电平。 上拉块（210_1）响应于第一数据将输出信号的电压电平驱动到第一输出电压电平的一侧，并且输出驱动器电路（210_2）将输出信号的电压电平驱动到侧 的第二输出电压电平。
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Patent Agency Ranking
公开(公告)号：KR100327330B1
公开(公告)日：2002-05-09
申请号：KR1019980055735
申请日：1998-12-17
Applicant: 삼성전자주식회사
Inventor： 문병모
IPC: G11C7/00
Abstract: 본 발명은 램버스 디램 반도체 장치에 관한 것으로, 메모리 뱅크; 다수개의 패드들로 구성된 패드 블록; 외부로부터 상기 다수개의 패드들을 통해서 입력되는 데이터를 버퍼링하는 복수개의 입력 버퍼들; 상기 복수개의 입력 버퍼들에 인접하며 상기 복수개의 입력 버퍼들로부터 출력되는 데이터를 상기 메모리 뱅크로 전달하는 입력 쉬프트 블록; 입력되는 데이터를 버퍼링하여 상기 패드 블록으로 전달하는 복수개의 출력 버퍼들; 상기 복수개의 출력 버퍼들에 인접하며 상기 메모리 뱅크로부터 출력되는 데이터를 상기 복수개의 출력 버퍼들로 전달하는 출력 쉬프트 블록; 상기 입력 쉬프트 블록 및 상기 출력 쉬프트 블록을 상기 메모리 뱅크와 인터페이싱하는 인터페이스 로직; 및 상기 입력 버퍼들과 상기 입력 쉬프트 블록에 인접하며, 클럭 신호를 발생하여 상기 입력 버퍼들, 상기 입력 쉬프트 블록, 상기 출력 버퍼들 및 상기 출력 쉬프트 블록에 제공하는 지연동기루프 회로를 구비함으로써 램버스 디램 반도체 장치의 전력 소모가 감소된다.
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公开(公告)号：KR1020130045171A
公开(公告)日：2013-05-03
申请号：KR1020120105697
申请日：2012-09-24
Applicant: 삼성전자주식회사
CPC classification number: G11C7/10 , G11C7/06 , H03F3/45 , H03K17/687
Abstract: PURPOSE: A receiving circuit including a P-type sense amplifier and a system are provided to improve the sensitivity of an input signal using a plurality of reference voltages. CONSTITUTION: A receiving circuit includes a switching PMOS transistor, an input unit(130), and an amplifying unit(150). The switching PMOS transistor applies a power voltage to a power node in response to a clock signal. The input unit is connected to the power node and receives power. The input unit generates a first sensing signal corresponding to an input signal and a second sensing signal corresponding to a reference voltage in response to the input signal and the reference voltage. The amplifying unit generates a first output signal and a second output signal by amplifying the first sensing signal and the second sensing signal.
Abstract translation: 目的：提供包括P型读出放大器和系统的接收电路，以提高使用多个参考电压的输入信号的灵敏度。 构成：接收电路包括开关PMOS晶体管，输入单元（130）和放大单元（150）。 开关PMOS晶体管响应时钟信号向功率节点施加电源电压。 输入单元连接到电源节点并接收电源。 输入单元响应于输入信号和参考电压产生对应于输入信号的第一感测信号和对应于参考电压的第二感测信号。 放大单元通过放大第一感测信号和第二感测信号来产生第一输出信号和第二输出信号。
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公开(公告)号：KR1020120047369A
公开(公告)日：2012-05-14
申请号：KR1020100108405
申请日：2010-11-02
Applicant: 삼성전자주식회사
Inventor： 문병모
Abstract: PURPOSE: A voltage detecting device and a semiconductor device including the same are provided to uniformly control a data transmission speed by changing driving power of an input and output buffer according to a level variation of an external voltage. CONSTITUTION: A first clock generator(110) generates a first clock signal whose cycle is changed according to an external voltage. A second clock generator(120) generates a second clock signal with a preset cycle corresponding to a reference voltage. A detector(130) detects the variation of the external voltage by comparing a first clock signal with a second clock signal. A counter is controlled according to the first clock signal and generates a counting signal by counting a second clock signal.
Abstract translation: 目的：提供电压检测装置和包括该电压检测装置的半导体装置，以通过根据外部电压的电平变化改变输入和输出缓冲器的驱动功率来均匀地控制数据传输速度。 构成：第一时钟发生器（110）产生其周期根据外部电压而改变的第一时钟信号。 第二时钟发生器（120）产生具有对应于参考电压的预设周期的第二时钟信号。 检测器（130）通过将第一时钟信号与第二时钟信号进行比较来检测外部电压的变化。 根据第一时钟信号控制计数器，并通过对第二时钟信号进行计数来产生计数信号。
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10.发明授权타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라구현된 반도체 메모리장치 失效用于产生输入输出控制时钟的方法，所述输入输出控制时钟能够确保定时裕度并降低功率噪声和功耗，并且使用该方法
公开(公告)号：KR100660833B1
公开(公告)日：2006-12-26
申请号：KR1020010026787
申请日：2001-05-16
Applicant: 삼성전자주식회사
IPC: G11C11/4096
Abstract: 타이밍 마진을 확보할 수 있으며 전력잡음 및 전력소모를 감소시킬 수 있는 입출력제어 클럭 생성방법 및 이에 따라 구현된 반도체 메모리장치가 개시된다. 본 발명에 따른 입출력제어 클럭 생성방법에 따라 구현된 본 발명에 따른 반도체 메모리장치는에서는, 데이터 입출력 회로는 제1입력제어 클럭에 응답하여 입출력핀으로부터 입력 데이터를 수신하고 제1출력제어 클럭에 응답하여 출력 데이터를 상기 입출력핀으로 출력한다. 파이프라인 회로는 제2입력제어 클럭에 응답하여 상기 데이터 입출력 회로로부터 상기 입력 데이터를 직렬로 수신하여 메모리 코아로 병렬로 출력하고 제2출력제어 클럭에 응답하여 상기 메모리 코아로부터 상기 출력 데이터를 병렬로 수신하여 상기 데이터 입출력 회로로 직렬로 출력한다. 제1클럭 버퍼는 소정의 제1클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2입력제어 클럭으로서 상기 파이프라인 회로로 제공한다. 제2클럭 버퍼는 상기 제1클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1입력제어 클럭으로서 상기 데이터 입출력 회로로 제공한다. 제3클럭 버퍼는 소정의 제2클럭을 버퍼링하여 버퍼링된 클럭을 상기 제2출력제어 클럭으로서 상기 파이프라인 회로로 제공한다. 제4클럭 버퍼는 상기 제3클럭 버퍼의 출력신호를 다시 버퍼링하여 버퍼링된 클럭을 상기 제1출력제어 클럭으로서 상기 데이터 입출력 회로로 제공한다.
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