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公开(公告)号：KR1020170098113A
公开(公告)日：2017-08-29
申请号：KR1020160020043
申请日：2016-02-19
Applicant: 삼성전자주식회사
Inventor： 김규현 , 권순범 , 이창선 , 정승환 , 김대희 , 김일섭 , 양재용 , 김경애 , 박성주 , 유보라 , 이규호 , 전성익 , 조진형 , 김광태 , 박지윤 , 전용준
IPC: G06F17/30
Abstract: 다양한실시예에따르면전자장치의이미지그룹생성방법에있어서, 적어도하나의이미지를포함하는그룹을생성하는동작과, 상기전자장치에저장된적어도하나의이미지그룹중 상기생성된그룹에대응하고제1 타이틀을갖는제1 이미지그룹에상기생성된그룹에포함된상기적어도하나의이미지를포함시키는동작과, 상기생성된그룹에포함된상기적어도하나의이미지의이미지정보를이용하여, 상기제1 이미지그룹의제1 타이틀을제2 타이틀로변경하는동작을포함할수 있다. 다른실시예가가능하다.
Abstract translation: 在用于电子设备所生成的图像组的方法，根据各种实施例，所述至少一个动作，以创建一组包括图像，并存储在一组对应于所产生的图像组中的至少一个的电子设备到第一标题 将包含在所生成的组中的至少一个图像包括在具有第一图像组的第一图像组和包括在所生成的组中的至少一个图像的图像信息中， 并将第一个标题改为第二个标题。 其他实施例是可能的。
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公开(公告)号：KR1020080003501A
公开(公告)日：2008-01-08
申请号：KR1020060061833
申请日：2006-07-03
Applicant: 삼성전자주식회사
Abstract: A semiconductor memory device for multi-bank parallel bit test is provided to reduce loading for a read path in a normal mode as reducing noise during the multi-bank parallel bit test. A phase locked loop circuit(1100) generates an internal clock signal with a higher frequency than a frequency of an external clock signal on the basis of the external clock signal. A mode register(1200) generates a mode register set signal(MRS) in response to a command signal and an address signal. A latency controller(1300) generates a first clock by giving latency to the internal clock signal in response to the mode register set signal. A row decoder(1400) generates a word line driving signal by decoding the address signal in response to the internal clock signal and the mode register set signal. A column decoder(1500) generates a column selection signal by decoding the address signal in response to the internal clock signal and the mode register set signal. A memory cell array(1600) comprises a plurality of banks, and stores write data or outputs read data in response to the word line driving signal and the column selection signal. An input/output circuit(1700) generates the write data by buffering input data from the outside or generates output data by buffering the read data from the memory cell array in response to the first clock signal.
Abstract translation: 提供了用于多存储体并行位测试的半导体存储器件，以减少在正常模式下的读路径的负载，因为在多存储体并行位测试期间减少了噪声。 基于外部时钟信号，锁相环电路（1100）产生具有比外部时钟信号的频率更高的频率的内部时钟信号。 模式寄存器（1200）响应于命令信号和地址信号产生模式寄存器设置信号（MRS）。 等待时间控制器（1300）通过响应于模式寄存器设置信号给予内部时钟信号的等待时间来产生第一时钟。 行解码器（1400）通过响应于内部时钟信号和模式寄存器设置信号对地址信号进行解码来产生字线驱动信号。 列解码器（1500）通过响应于内部时钟信号和模式寄存器设置信号解码地址信号来产生列选择信号。 存储单元阵列（1600）包括多个存储体，并且响应于字线驱动信号和列选择信号而存储写数据或输出读数据。 输入/输出电路（1700）通过缓冲来自外部的输入数据来产生写入数据，或通过响应于第一时钟信号缓冲来自存储单元阵列的读取数据来产生输出数据。
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3.发明公开데이터 입출력 위스에 따라 선택되는 메모리 블락으로승압 전압을 공급하는 승압 전압 발생부 제어 회로 및이를 포함하는 메모리 장치 无效用于根据数据输入/输出宽度和存储器件将高电压提供到所选择的存储器块的高压发生器的CONTOL电路
公开(公告)号：KR1020050054416A
公开(公告)日：2005-06-10
申请号：KR1020030087985
申请日：2003-12-05
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G11C5/145
Abstract: 데이터 입출력 위스에 따라 뱅크 내 메모리 블락들로 공급되는 승압 전압을 제어하는 승압 전압 발생부 제어 회로 및 이를 포함하는 메모리 장치가 개시된다. 본 발명의 메모리 장치는 제1 및 제2 메모리 블락으로 나뉘어지는 적어도 하나의 뱅크와, 뱅크의 제1 및 제2 메모리 블락들 사이에 배치되는 제1 승압 전압 발생부와, 뱅크의 제1 메모리 블락의 바깥 에지 영역에 배치되는 제2 승압 전압 발생부와, 뱅크의 제2 메모리 블락의 바깥 에지 영역에 배치되는 제3 승압 전압 발생부와, 그리고 설정되는 제1 또는 제2 데이터 입출력 위스에 따라 제1 및 제2 메모리 블락으로/으로부터 공급되는 승압 전압을 제어하는 승압 전압 발생부 제어 회로를 포함한다. 따라서, 본 발명에 의하면 하나의 메모리 블락에서 데이터를 입출력하는 경우 메모리 블락들 사이의 승압 전압 발생부 뿐아니라 선택되는 메모리 블락의 에지 영역의 승압 전압 발생부가 인에이블되기 때문에, 종래의 메모리 블락 에지쪽으로 나빠지던 승압 전압 전달 특성을 개선하여 승압 전압 감퇴없이 메모리 블락 에지쪽으로 승압 전압을 전달한다.
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公开(公告)号：KR1020030087741A
公开(公告)日：2003-11-15
申请号：KR1020020025625
申请日：2002-05-09
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: H03K19/00323 , H03K19/00384
Abstract: PURPOSE: A differential input/output buffer reducing reference voltage variation is provided, which reduces skew generated in an output signal when a reference voltage is varied. CONSTITUTION: A differential amplifier(311) inputs an external signal and a reference voltage and amplifies the above external signal and then outputs it. An inversion unit(321) inverts an output of the above differential amplification unit and then outputs it. A power supply voltage supplying unit(331) supplies a power supply voltage to the inversion unit, and varies charge amount of the above power supply voltage supplied to the inversion unit in response to the above reference voltage. And a ground voltage supplying unit(341) supplies a ground voltage to the above inversion unit(321), and varies charge amount of the ground voltage supplied to the inversion unit(321) in response to the reference voltage.
Abstract translation: 目的：提供降低参考电压变化的差分输入/输出缓冲器，减少参考电压变化时输出信号中产生的偏斜。 构成：差分放大器（311）输入外部信号和参考电压，并放大上述外部信号，然后输出。 反转单元（321）反转上述差分放大单元的输出，然后输出。 电源电压提供单元（331）向反转单元提供电源电压，并响应于上述参考电压改变提供给反转单元的上述电源电压的电荷量。 并且接地电压供给单元（341）向上述反转单元（321）提供接地电压，并且响应于参考电压而改变提供给反转单元（321）的接地电压的电荷量。
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公开(公告)号：KR1020080079557A
公开(公告)日：2008-09-01
申请号：KR1020070019925
申请日：2007-02-27
Applicant: 삼성전자주식회사
CPC classification number: G11C7/22 , G11C7/1048 , G11C7/1078 , G11C7/109 , G11C7/222 , H03K19/0005
Abstract: An on-die termination circuit of a semiconductor memory device, and a control method thereof and an ODT(On-die termination) synchronous buffer are provided to operate in a wide operation frequency range safely from a high frequency to a low frequency. According to an ODT(On-die termination) circuit of a semiconductor memory device, an ODT synchronous buffer(22) generates a synchronous ODT command from an external ODT command indicating ODT operation, by being synchronized to a first clock signal delay-synchronized with an external clock. An ODT gate(23) generates signals controlling on-die termination, by using the ODT command and a second clock signal delay-synchronized with the external clock. The synchronous ODT command is generated in a disable period of the second clock signal.
Abstract translation: 提供半导体存储器件的片上终端电路及其控制方法和ODT（片上终端）同步缓冲器，以从高频到低频安全地工作在宽的工作频率范围内。 根据半导体存储器件的ODT（片上终端）电路，ODT同步缓冲器（22）通过与延迟同步的第一时钟信号同步，从外部ODT命令生成指示ODT操作的同步ODT命令 外部时钟。 ODT门（23）通过使用ODT命令和与外部时钟延迟同步的第二时钟信号来产生控制片上终止的信号。 在第二时钟信号的禁止期间产生同步ODT指令。
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Patent Agency Ranking
公开(公告)号：KR1020070021435A
公开(公告)日：2007-02-23
申请号：KR1020050075688
申请日：2005-08-18
Applicant: 삼성전자주식회사
Inventor： 조진형
IPC: G11C29/00
Abstract: 반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 노멀 워드 라인과 연결되는 제1 메모리 셀들 및 스페어 워드 라인과 연결되는 제2 메모리 셀들을 구비하는 복수의 메모리 셀을 각각 포함하는 복수의 블록, 블록 어드레스 및 리던던시 제어 신호에 응답하여 블록 선택 신호를 발생시키는 블록 선택 회로, 노멀 워드 라인과 각각 대응하며, 블록 선택 신호 및 워드 라인 어드레스에 응답하여 대응하는 노멀 워드 라인을 활성화시키는 제1 디코더 및 스페어 워드 라인과 각각 대응하며, 리던던시 제어 신호에 응답하여 대응하는 스페어 워드 라인을 활성화시키는 제2 디코더를 포함한다.
노멀 워드 라인, 스페어 워드 라인-
公开(公告)号：KR100750590B1
公开(公告)日：2007-08-20
申请号：KR1020040043838
申请日：2004-06-15
Applicant: 삼성전자주식회사
Inventor： 조진형
IPC: G11C5/14
CPC classification number: G11C5/14 , G11C5/143 , G11C11/4074
Abstract: 내부 전원 전압과 외부 전원 전압을 겸용하여 사용하는 반도체 장치에 사용되는 파워-업시의 내부 전원 전압 제어 장치는 파워-업 플래그 신호 발생기 및 제어 회로를 포함한다. 파워-업 플래그 신호 발생기는 외부 전원 전압을 전압원으로 사용하여 파워-업 플래그 신호를 발생시킨다. 제어 회로는 상기 반도체 장치의 파워-업시 제1 논리 레벨을 가지는 상기 파워-업 플래그 신호에 응답하여 실질적으로 상기 외부 전원 전압의 레벨을 따라 변하는 제1 내부 전원 전압을 상기 반도체 장치의 주변 회로로 제공한다. 반도체 메모리 장치의 파워-업시 내부 전원 전압의 파워-업시의 기울기가 선형적인 특성을 갖도록 개선할 수 있고, 반도체 메모리 장치의 주변 회로의 각 래치 단들의 초기치 오류(fail)가 발생되는 것을 방지할 수 있다.
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公开(公告)号：KR100671752B1
公开(公告)日：2007-01-19
申请号：KR1020060003717
申请日：2006-01-13
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G11C29/12 , G01R31/3004 , G11C29/006 , G11C29/12005 , G11C2029/1204
Abstract: A method for generating a wafer burn-in test current of a semiconductor memory device and a semiconductor device using the same are provided to reinforce the wafer burn-in test current by adding a bit line driving circuit current. A control generating process is performed to generate a control signal in response to a wafer burn-in test current applied from the outside. A reinforcing current generating process is performed to generate a reinforcing current through a power supply circuit in response to a control signal. A current generating process is performed to generate a reinforced internal wafer burn-in test current by adding the reinforcing current and the wafer burn-in test current.
Abstract translation: 提供了一种用于产生半导体存储器件和使用其的半导体器件的晶片老化测试电流的方法，以通过添加位线驱动电路电流来加强晶片老化测试电流。 执行控制生成处理以响应于从外部施加的晶片老化测试电流来产生控制信号。 执行加强电流产生处理以响应于控制信号产生通过电源电路的增强电流。 通过增加加强电流和晶片老化测试电流，执行电流产生过程以产生增强的内部晶片老化测试电流。
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公开(公告)号：KR1020060064256A
公开(公告)日：2006-06-13
申请号：KR1020040103008
申请日：2004-12-08
Applicant: 삼성전자주식회사
IPC: G11C11/4091 , G11C7/12
CPC classification number: G11C11/4094 , G11C11/4097 , G11C7/12 , G11C7/18 , G11C11/4091 , G11C2207/002
Abstract: The device has a pair of bit lines (BL, BLB) presenting data stored in a memory cell. A bit line sense amplifier senses and amplifies data loaded on the pair of bit lines. A column selection switch pair (220) connects the pair of bit lines to a pair of local data lines (LI0, LI0B). Voltage of the pair of local data lines maintains a bit line voltage at a time when a column selection signal is activated.
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