公开(公告)号：KR100297603B1

公开(公告)日：2001-08-07

申请号：KR1019980032859

申请日：1998-08-13

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

Abstract: 본 발명은, 반도체 기판의 표면영역내에 열방향으로 신장하는 긴 제1확산영역을 구비하고 상기 제1확산영역의 일측 모서리에서 행방향으로 신장하는 상기 표면영역의 복수개의 채널영역들을 구비하며 상기 채널영역들은 상기 일측 모서리와 인접하는 제1부분 즉 제1채널영역들과 제2부분 즉 제2채널영역들을 구비하고 상기 제1채널영역들 위에는 얇은 절연층을 개재하여 플로팅게이트층들이 형성되고 상기 제2채널영역들 위에는 게이트 절연층이 형성되며, 층간절연층을 개재하여 상기 플로팅게이트층들 위와 상기 게이트절연층위에는 제어게이트층들이 형성되고 인접한 상기 제2채널영역들 사이의 상기 표면영역내에 제2확산영역들이 형성되며 상기 제어게이트층들과 절연되게 형성되고 상기 제2확산영역들과 접촉하며 상기 열방향으로 신장하는 도 전층을 구비하여 과소거된 메모리쎌에 관계없이 올바른 데이터를 독출할 수 있다.

公开(公告)号：KR100295135B1

公开(公告)日：2001-07-12

申请号：KR1019970080523

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 김의도 ,  이운경 ,  최정혁

IPC: H01L27/112

Abstract: PURPOSE: A non-volatile memory device of a multi-bit cell structure is provided to apply a back bias of a constant voltage to a bulk region of the second conductive type in a cell driving process by forming the second conductive type bulk region opposite to the first conductive type bulk region covering a memory cell array. CONSTITUTION: A buried type N+ diffusion layer(102) provided to a source/drain and a bit line of a cell transistor is expanded toward a column direction and repeated toward a row direction on a surface of a semiconductor substrate. A gate electrode(106) provided as a gate dielectric layer and a word line is perpendicular to the buried type N+ diffusion layer(102). The gate electrode(106) provided as the gate dielectric layer and the word line is overlapped on the buried type N+ diffusion layer(102). A width of the gate electrode(106) is operates as a channel width of the cell transistor. A distance between the buried type N+ diffusion layer(102) and the buried N+ diffusion layer(102) is used as a channel length of the cell transistor.

公开(公告)号：KR1020010019754A

公开(公告)日：2001-03-15

申请号：KR1019990036330

申请日：1999-08-30

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  최용주 ,  주경중 ,  김건수

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  G11C16/0416 ,  H01L27/11521 ,  H01L27/11536

Abstract: PURPOSE: A non-volatile memory(NVM) device having a bulk bias contact structure in a cell array region is provided to uniformly maintain a voltage of a bulk region regardless of a position of a memory cell and without increasing an area of a cell array, by forming at least one bulk bias contact in the cell array region. CONSTITUTION: A non-volatile memory(NVM) device has a cell array region and a peripheral circuit region. The cell array region includes a stacked gate, a plurality of memory cells and a common source line. The stacked gate is composed of a floating gate and a control gate, connected to a plurality of bit lines and a plurality of word lines. The common source line is parallel with the bit line. The peripheral circuit region drives the memory cells of the cell array region. At least one bulk bias contact structure is installed in the cell array region to maintain a voltage of a bulk region not higher than a predetermined voltage.

Abstract translation: 目的：提供一种在单元阵列区域中具有体积偏置接触结构的非易失性存储器（NVM）器件，以均匀地保持体区的电压，而不管存储器单元的位置如何，而不增加单元阵列的面积 通过在单元阵列区域中形成至少一个体偏压接触。 构成：非易失性存储器（NVM）器件具有单元阵列区域和外围电路区域。 单元阵列区域包括堆叠栅极，多个存储单元和公共源极线。 堆叠栅极由浮置栅极和控制栅极组成，连接到多个位线和多个字线。 公共源极线与位线并联。 外围电路区驱动单元阵列区的存储单元。 至少一个体积偏压接触结构安装在电池阵列区域中，以保持体区的电压不高于预定电压。

公开(公告)号：KR100278661B1

公开(公告)日：2001-02-01

申请号：KR1019980048655

申请日：1998-11-13

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  김종한

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 저농도 도핑된 소스영역을 갖는 비휘발성 메모리 소자 및 그 제조방법을 개시한다. 본 발명의 비휘발성 메모리 소자는 반도체 기판상에 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트가 순차적으로 형성되어 있고, 반도체 기판의 표면에 드레인영역, 저농도 도핑된 소스영역 및 고농도 도핑된 소스영역이 형성되어 있다. 이때, 고농도 도핑된 소스영역은 드레인영역보다 얕게 형성되어 있고 부유게이트와 중첩되지 않는 것을 특징으로 한다. 본 발명에 의해, 메모리 셀의 집적도를 향상시킬 수 있으며, 부유게이트와 저농도 도핑된 소스영역사이에 형성되어 있는 제1 절연막내에 전자들이 포획되는 것을 감소시켜 메모리 셀의 특성을 향상시킬 수 있다.

公开(公告)号：KR1020000013791A

公开(公告)日：2000-03-06

申请号：KR1019980032859

申请日：1998-08-13

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

CPC classification number: H01L21/28273 ,  H01L27/115 ,  H01L29/7883

Abstract: PURPOSE: A flash non-volatile semiconductor memory device is provided to prevent error data caused by an over-erased memory cell without increasing a memory size. CONSTITUTION: The flash non-volatile semiconductor memory device comprises: a first lengthy diffusion area elongated along a column direction on a surface area of a semiconductor substrate; a plurality of channel regions on the surface area which elongates from one edge of the first diffusion area to a row direction, the channel regions being composed of a first channel region and a second channel region adjoining the edge of the first diffusion area; a floating gate layers on the first channel region by inserting a thin insulation layer; a gate insulation layer on the second channel regions; a control gate layer on the floating gate layers and the gate insulation layer by inserting a interlayer dielectric layer; a second diffusion area within the surface area between the adjoining second channel regions; and a conduction layer which is insulated from the control gate layers, contacts the second diffusion area and elongates along the column direction.

Abstract translation: 目的：提供闪存非易失性半导体存储器件，以防止由过度擦除的存储器单元引起的错误数据而不增加存储器大小。 构成：闪光非易失性半导体存储器件包括：在半导体衬底的表面区域沿着列方向伸长的第一长度扩散区域; 所述表面区域的多个沟道区域从所述第一扩散区域的一个边缘延伸到行方向，所述沟道区域由邻接所述第一扩散区域的边缘的第一沟道区域和第二沟道区域构成; 通过插入薄绝缘层在第一沟道区上的浮栅; 第二沟道区上的栅极绝缘层; 通过插入层间介电层，在浮栅和栅极绝缘层上形成控制栅层; 相邻的第二通道区域之间的表面区域内的第二扩散区域; 并且与控制栅极层绝缘的导电层接触第二扩散区域并沿着列方向延伸。

公开(公告)号：KR100242723B1

公开(公告)日：2000-02-01

申请号：KR1019970038429

申请日：1997-08-12

Applicant: 삼성전자주식회사

Inventor： 김건수 ,  최정혁

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: 집적도 및 동작의 신뢰성을 향상시키기 위하여, 불휘발성 반도체 메모리 장치의 개선된 셀 어레이 구조 및 그의 제조방법이 개시된다. 개시된 셀 어레이의 구조는, 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들과 상기 워드라인에 인접한 워드라인을 공유하는 인접 셀 트랜지스터들의 드레인 영역들이 하나의 비트라인에 공통 연결되고, 상기 워드라인을 공유하는 인접 셀 트랜지스터들의 소오스 영역들이 서로 다른 소오스 라인으로 분리된 구조를 가진다.

公开(公告)号：KR1019990060302A

公开(公告)日：1999-07-26

申请号：KR1019970080524

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 최정혁

IPC: H01L27/115

Abstract: 일정 간격으로 평행하게 배열된 복수개의 비트라인과 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인을 구비하고, 상기 비트라인과 워드라인이 교차하는 영역에 플로팅 게이트와 컨트롤 게이트의 적층 게이트 구조를 갖는 단위 셀이 위치하며, 두 개의 셀은 하나의 비트라인 콘택에 의해 비트라인과 연결되고, 상기 셀의 소오스 액티브 영역들은 상기 비트라인에 평행한 복수개의 소오스 라인에 의해 연결되며, 서로 다른 비트라인 콘택으로 동일한 비트라인에 연결되는 대칭된 두 개의 셀은 하나의 소오스 액티브 영역을 공유하고, 상기 소오스 액티브 영역은 소오스 라인과 워드라인의 중첩 영역에 형성되는 소오스 선택 트랜지스터에 의해 분리되는 비휘발성 메모리 장치의 동작 방법과 상기 동작을 구현할 수 있는 장치 및 그 제� �� 방법이 개시되어 있다. 셀의 플로팅 게이트에 전자를 주입하는 프로그램 동작시 선택 셀의 비트라인과 워드라인에 포지티브 전압을 인가하고 상기 소오스 라인을 비트라인 전압에 비해 낮은 기준 전압을 인가하여 셀 전류를 발생시키며, 상기 선택 셀과 소오스 액티브 영역을 공유하는 비선택 셀의 워드라인에는 다른 비선택 셀의 워드라인에 인가되는 기준 전압보다 낮은 전압을 인가한다. 따라서, 소오스 선택 트랜지스터를 사용하는 종래의 셀 어레이와 동일한 셀 면적을 유지하면서 과도 소거 문제를 해결할 수 있다.

公开(公告)号：KR100190014B1

公开(公告)日：1999-06-01

申请号：KR1019960001292

申请日：1996-01-22

Applicant: 삼성전자주식회사

Inventor： 최정혁 ,  신왕철

IPC: G11C17/00

Abstract: 3개의 비트라인을 공유하면서도 종래와 동일한 셀 면적을 유지할 수 있는 3-bit shared 플레쉬 메모리 셀이 개시된다. 본 발명은 특정 셀을 선택하기 위한 복수 개의 스트링 선택 트랜지스터들, 데이터 기억을 위한 복수 개의 메모리 셀 트랜지스터들 및 대기상태시의 불량(fail) 구제를 위한 접지 선택(Ground Selection) 트랜지스터들이 비트라인과 접지전압단 사이에 서로 직렬회로로 구성되어 하나의 단위 스트링(string)을 구성하며, 상기 이웃한 3개의 단위 스트링들은 하나의 비트라인 콘택을 공유하고, 동일한 스트링 선택라인을 통해 상기 각 단위 스트링들에 연결되는 각각의 스트링 선택 트랜지스터의 문턱 전압은 서로 다른 3개의 값이 반복되어 형성된다.

公开(公告)号：KR1019990024991A

公开(公告)日：1999-04-06

申请号：KR1019970046401

申请日：1997-09-09

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  최정혁

IPC: H01L27/10

Abstract: 일정 간격으로 평행하게 배열된 복수개의 비트라인과, 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인, 상기 비트라인과 워드라인이 교차하는 부위에 형성된 메인 셀, 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 소오스 라인, 및 상기 워드라인과 소오스 라인이 교차하는 부위에 형성된 더미 셀을 구비하는 비휘발성 메모리 장치가 개시되어 있다. 상기 메인 셀과 더미 셀은 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 구조로 형성된다. 서로 이웃하는 더미 셀이 하나의 플로팅 게이트를 공유하도록 배치된다. 또한, 상기 더미 셀의 플로팅 게이트가 상기 메인 셀의 플로팅 게이트보다 크게 형성될 수 있다. 더미 셀의 터널 산화막의 실제 면적을 증가시켜 소거 커플링 계수를 증가시킴으로써, 상기 터널 산화막의 열화로 인한 소자의 불량을 개선할 수 있다.

公开(公告)号：KR100161396B1

公开(公告)日：1998-12-01

申请号：KR1019950005143

申请日：1995-03-13

Applicant: 삼성전자주식회사

Inventor： 이정형 ,  최정혁 ,  김동준

IPC: H01L27/115

Abstract: 트랜지스터간의 절연특성을 개선할 수 있는 비휘발성 반도체 메모리 장치 및 그 제조방법에 관하여 개시한다. 반도체 기판 상에 채널저지층을 형성하고, 필드산화막을 형성하여 소자형성 영역 및 소자분리 영역을 한정한 다음, 상기 결과물 전면에 제1유전층 및 제1도전층을 차례로 형성한 다음 패터닝한다. 이어서, 패터닝된 상기 제1도전층 상에 제2유전층 및 제2도전층을 차례로 형성하고, 상기 제2도전층, 제2유전층, 제1도전층, 및 제1유전층을 차례로 패터닝하여 워드라인을 형성한 다음, 필드산화막의 일부영역을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 채널저지층과 동일한 도전형의 불순물을 추가로 이온주입하고, 상기 포토레지스트 패턴을 제거한 다음, 불순물을 이온주입하여 소오스 및 드레인을 형성한다. 본 발명에 의하면, 소자간 절연능력의 저하를 방지함과 동시에 고에너지 이온주입 장치의 필요, 고정밀도를 요구하는 사진 공정상의 어려움 및 단위 메모리 셀 전류용량이 감소하는 문제점을 해결할 수 있다.