公开(公告)号：KR1020000021043A

公开(公告)日：2000-04-15

申请号：KR1019980039956

申请日：1998-09-25

Applicant: 삼성전자주식회사

Inventor： 신왕철 ,  강정의 ,  맹경무

IPC: H01L21/8246

CPC classification number: H01L27/11526 ,  H01L27/11536

Abstract: PURPOSE: A method for fabricating no volatile memory device is provided to prevent the thickness reduction of an isolation layer and the deterioration of electrical characteristics of the isolation layer in an ion implantation process, which occurs by the thickness of the isolation layer. CONSTITUTION: An isolation layer is formed on a semiconductor substrate(100) comprising a cell array part(B) and a peripheral circuit part. A floating gate pattern intervening a tunnel oxide layer(150) on the semiconductor of the cell array part and revealing the semiconductor substrate of the peripheral circuit part is formed and an interlayer insulation layer covering the floating gate pattern is formed. A control gate covering the interlayer insulation layer and covering the semiconductor substrate of the peripheral circuit part as intervening a gate oxide is formed. A control gate, an interlayer insulation layer pattern and a floating gate(330) are formed by patterning the control gate layer, the interlayer insulation layer and the floating gate pattern of the cell array part in sequence. A lightly doped first impurity layer(810) is formed by implanting a first ion with impurity into the semiconductor substrate adjacent to the floating gate and the control gate layer covering the peripheral circuit part as an ion implantation mask. A gate is formed on the peripheral circuit part by patterning the control gate layer of the peripheral circuit part using a photoresist pattern hiding the cell array part. By using the photoresist pattern as an ion implantation mask, a lightly doped second impurity layer is formed through implanting a second ion with phosphorus.

Abstract translation: 目的：提供一种用于制造不易挥发性存储器件的方法，以防止离子注入过程中隔离层的厚度减小和隔离层的电特性的劣化，这是由隔离层的厚度产生的。 构成：在包括电池阵列部分（B）和外围电路部分的半导体衬底（100）上形成隔离层。 形成在电池阵列部分的半导体上插入隧道氧化物层（150）并露出外围电路部分的半导体衬底的浮置栅极图案，并且形成覆盖浮动栅极图案的层间绝缘层。 形成覆盖层间绝缘层并覆盖外围电路部分的半导体衬底作为间隔栅极氧化物的控制栅极。 通过对电极阵列部分的控制栅极层，层间绝缘层和浮置栅极图案依次进行构图来形成控制栅极，层间绝缘层图案和浮置栅极（330）。 通过将杂质的第一离子注入到与浮置栅极相邻的半导体衬底和覆盖外围电路部分的控制栅极层作为离子注入掩模来形成轻掺杂的第一杂质层（810）。 通过使用隐藏单元阵列部分的光致抗蚀剂图案对外围电路部分的控制栅极层进行构图，在外围电路部分上形成栅极。 通过使用光致抗蚀剂图案作为离子注入掩模，通过用磷注入第二离子形成轻掺杂的第二杂质层。

公开(公告)号：KR1019980054745A

公开(公告)日：1998-09-25

申请号：KR1019960073911

申请日：1996-12-27

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  오흥권

IPC: H01L27/10

Abstract: 본 발명은 불휘발성 반도체 메모리 쎌 및 그 제조방법에 관한 것으로, 특히 낸드 쎌 구조를 가지는 불휘발성 반도체 메모리 쎌에 관한 것이다. 본 발명의 요지는 한 개 이상의 메모리 쎌 트랜지스터가 서로 직렬 연결되어 한 개의 쎌 스트링을 형성하고 비트라인과 쎌 스트링 사이에 한 개의 선택 트랜지스터가 배치되고 소오스 라인과 스트링 사이에 복수개의 선택 트랜지스터가 직렬 연결되며 상기 스트링이 종,횡으로 확장되어 메모리 쎌 어레이를 이루고, 비트라인과 스트링사이의 선택 트랜지스터가 횡방향으로 연결되어 스트링 선택라인을 이루고, 소오스 라인과 쎌 스트링 사이의 복수개의 선택 트랜지스터가 복수개의 그라운드 선택라인을 이루며, 상기 그라운드 선택 라인을 따라서 공핍형 트랜지스터와 증가형 트랜지스터가 교대로 구비되고, 직교하는 각 비트라인에 상기 두 트랜지스터가 직렬로 연결됨을 특징으로 하는 불휘발성 반도체 메모리 쎌에 있어서, 그라운드 선택 트랜지스� �의 접합 구조가 메모리 쎌 트랜지스터의 접합구조와 서로 다름을 특징으로 한다.

公开(公告)号：KR1019990024991A

公开(公告)日：1999-04-06

申请号：KR1019970046401

申请日：1997-09-09

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  최정혁

IPC: H01L27/10

Abstract: 일정 간격으로 평행하게 배열된 복수개의 비트라인과, 상기 비트라인에 수직하게 일정 간격으로 배열된 복수개의 워드라인, 상기 비트라인과 워드라인이 교차하는 부위에 형성된 메인 셀, 상기 복수개의 비트라인마다 비트라인에 평행하게 배열된 소오스 라인, 및 상기 워드라인과 소오스 라인이 교차하는 부위에 형성된 더미 셀을 구비하는 비휘발성 메모리 장치가 개시되어 있다. 상기 메인 셀과 더미 셀은 플로팅 게이트와 컨트롤 게이트의 스택형 게이트 구조로 형성된다. 서로 이웃하는 더미 셀이 하나의 플로팅 게이트를 공유하도록 배치된다. 또한, 상기 더미 셀의 플로팅 게이트가 상기 메인 셀의 플로팅 게이트보다 크게 형성될 수 있다. 더미 셀의 터널 산화막의 실제 면적을 증가시켜 소거 커플링 계수를 증가시킴으로써, 상기 터널 산화막의 열화로 인한 소자의 불량을 개선할 수 있다.

公开(公告)号：KR1019980019727A

公开(公告)日：1998-06-25

申请号：KR1019960037935

申请日：1996-09-02

Applicant: 삼성전자주식회사

Inventor： 강정의

IPC: H01L27/10

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치에 관한 것이며, 본 발명의 목적은 필드 산화막 손실을 제거하여 활성영역간의 절연특성을 향상시킬 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 불휘발성 반도체 메모리 장치는 반도체 기판내에 형성된 제1드레인영역 및 제1소오스영역과, 상기 제1드레인영역과 제1소오스영역사이에 형성되는 채널상에 형성된 제1게이트 절연막과, 이 제1게이트 절연막상에 형성된 제1도전층을 가지는 선택 트랜지스터와; 상기 반도체 기판내에 형성된 제2드레인영역 및 제2소오스영역과, 상기 제2드레인영역과 제2소오스영역사이에 형성되는 채널상에 형성된 제2게이트 절연막과, 이 제2게이트절연막상에 형성된 제2도전층과, 이 제2도전층상에 형성된 절연막과, 이 절연막상에 형성된 제3도전층을 가지는 메모리 셀 트랜지스터를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1019970072400A

公开(公告)日：1997-11-07

申请号：KR1019960010273

申请日：1996-04-04

Applicant: 삼성전자주식회사

Inventor： 강정의

IPC: H01L27/10

Abstract: 비트라인의 분리특성을 강화시킨 불휘발성 메모리장치의 제조방법에 대해 기재되어 있다. 이는, 셀 배열부 및 주변회로부의 반도체기판의 비활성영역에 필드절연막을 형성하는 단계, 셀 배열부의 활성영역에 플로팅 게이트, 유전체막 및 컨트롤 게이트로 구성되는 게이트와, 소오스/드레인을 구비하는 셀 트랜지스터를 형성하는 단계, 주변회로부의 활성영역에 게이트, 소오스 및 드레인을 구비하는 트랜지스터를 형성하는 단계, 셀 배열부 및 주변회로부의 상기 결과물 상에 층간절연막을 형성하는 단계, 셀 배열부의 층간절연막을 부분적으로 식각하여, 비트라인과 반도체기판의 활성영역을 접속시키기 위한 콘택홀을 형성하는 단계, 셀 배열부 및 주변회로부의 결과물 상에 비트라인을 형성하기 위한 도전층을 형성하는 단계, 도전층을 패터닝하여 비트라인을 형성하는 단계 및 반도체기판에 채널스톱용 불순물이온을 주입하는 단계를 포 하는 것을 특징으로 한다. 따라서, 채널스톱 불순물층을 비트라인에 자기정합적으로 형성할 수 있으므로 공정을 단순화할 수 있으며, 열 공정을 덜 거치게 되므로 필드산화막 형성시 고온에 의한 불순물 확산을 감소시켜 소자분리 특성을 개선할 수 있다.

公开(公告)号：KR1019990084601A

公开(公告)日：1999-12-06

申请号：KR1019980016497

申请日：1998-05-08

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  신왕철 ,  맹경무

IPC: H01L21/76

Abstract: 본 발명은 고전압 트랜지스터의 소자분리 영역을 형성하는 방법에 관한 것으로, 저전압 NMOS 트랜지스터로 이루어진 셀 트랜지스터가 형성되는 셀 어레이 영역과, 고전압 NMOS 트랜지스터 및 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역으로 구성된 반도체소자의 소자분리 영역을 형성하는 방법에 있어서, P형 반도체기판의 소정영역에 활성영역을 한정하는 복수 개의 소자분리막을 형성하는 단계와, 셀 어레이 영역에 N웰을 형성하는 단계와, 셀 어레이 영역의 N웰, 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역, 및 고전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 소자분리막의 중심부분을 개구시키는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 이온주입 마스크로 사용하여 P형의 불순물을 이온주입함으로써 셀 어레이 영� �의 N웰에 의해 둘러싸인 제1 리트로그레이드 P웰, 저전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 반도체기판 표면이 P형 불순물로 도우핑된 제2 리트로그레이드 P웰, 및 고전압 NMOS 트랜지스터가 형성되는 주변회로 영역의 소자분리막 중심부분 아래에 위치하는 채널저지 영역을 형성하는 단계를 포함한다.

公开(公告)号：KR100195210B1

公开(公告)日：1999-06-15

申请号：KR1019960010273

申请日：1996-04-04

Applicant: 삼성전자주식회사

Inventor： 강정의

IPC: H01L27/10

Abstract: 비트라인의 분리특성을 강화시킨 불휘발성 메모리장치의 제조방법에 대해 기재되어 있다.
이는, 셀 배열부 및 주변회로부의 반도체기판의 비활성영역에 필드절연막을 형성하는 단계, 셀 배열부의 활성영역에 플로팅 게이트, 유전체막 및 컨트를 게이트로 구성되는 게이트와, 소오스/ 드레인을 구비하는 셀 트랜지스터를 형성하는 단계, 주변회로부의 활성영역에 게이트, 소오스 및 드레인을 구비하는 트랜지스터를 형성하는 단계, 셀 배열부 및 주변회로부의 상기 결과물 상에 층간절연막을 형성하는 단계, 셀 배열부의 층간절연막을 부분적으로 식각하여, 비트라인과 반도체기판의 활성영역을 접속시키기 위한 콘택홀을 형성하는 단계, 셀 배열부 및 주변회로부의 결과물 상에 비트라인을 형성하기 위한 도전층을 형성하는 단계, 도전층을 패터닝하에 비트라인을 형성하는 단계 및 반도체기판에 채널스톱용 불순물이온을 주입하는 단계를 포� ��하는 것을 특징으로 한다.
따라서, 채널스톱 불순물층을 비트라인에 자기정합적으로 형성할 수 있으므로 공정을 단순화할 수 있으며, 열 공정을 덜 거치게 되므로 필드산화막 형성시 고온에 의한 불순물 확산을 감소시켜 소자분리 특성을 개선할 수 있다.

公开(公告)号：KR1019970018624A

公开(公告)日：1997-04-30

申请号：KR1019950030986

申请日：1995-09-21

Applicant: 삼성전자주식회사

Inventor： 강정의

IPC: H01L27/115

Abstract: 본 발명은 비휘발성 메모리 셀(memory cell)과 이 셀을 구동하는 트랜지스터를 갖는 난드 플래시 메모리(nand flash memory)에 관한 것으로서, 상기 난드 플래쉬 메모리는 평행한 복수의 비트라인과 복수의 워드라인이 각각 수직으로 교차하고, 상기 한 개의 비트라인 접촉부를 갖고, 상기 비트라인 접촉부와 메모리 셀을 전기적으로 연결시켜 주는 비트라인 선택 트랜지스터와, 소스 라인과 연결시켜 주는 소스라인 선택 트랜지스터 사이에 독립된 복수의 메모리 셀이 직렬 연결되고, 상기 메모리 셀은 제1절연막 위에 셀마다 분리된 플로팅 게이트와 상기 플로팅 게이트 위에 워드라인과 평행하게 연결되고, 상기 플로팅 게이트와 컨트롤 게이트는 제3절연막으로 분리되고, 상기 비트라인 공통 소스라인을 선택하는 선택 트랜지스터는 워드라인과 평행하고, 상기 선택 트랜지스터의 플로팅 게이트는 메모리 셀과 달리 셀마다 분리되지 않고 컨트롤 게이트와 동일하며 이웃한 셀과 연결되면서 전기적으로 플로팅되는 것을 특징으로 한다. 따라서 상술한 바와 같이 본 발명에 의한 제2절연막은 셀 트랜지스터와는 달리 터널링에 의한 역치전압의 변화가 불필요하기 때문에 터널 산화막인 제1절연막보다 두껍게 형성시켜 줄 수 있는 효과를 갖는다.

公开(公告)号：KR1019970018418A

公开(公告)日：1997-04-30

申请号：KR1019950032981

申请日：1995-09-29

Applicant: 삼성전자주식회사

Inventor： 강정의 ,  최정달

IPC: H01L21/82

Abstract: 본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 고신뢰성 레이저 퓨즈 및 그 제조방법에 관한 것이다. 본 발명에 의한 레이저 퓨즈는 반도체기판, 상기 반도체기판상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성된 제1 도전층, 상기 제1 도전층 상부에 형성된 제2 절연막, 상기 제1 도전층 상부의 일 측면과 상기 제2 절연막 상부에 중첩되어 있는 제2도전층 및 상기 제2 도전층 상부에는 절연층을 구비한다. 본 발명에 의하면 필드절연막인 제1 절연막과 반도체기판을 제1 도전층으로 마스킹함으로써, 결함비트를 구제하기에 충분한 출력을 갖는 레이저를 이용하더라도, 필드산화막이 손상받지 않는 것은 물론 반도체기판에 피팅이 형성됨이 없이 결합 비트를 구제할 수 있는 잇점이 있다.

公开(公告)号：KR1019990081292A

公开(公告)日：1999-11-15

申请号：KR1019980015141

申请日：1998-04-28

Applicant: 삼성전자주식회사

Inventor： 맹경무 ,  신왕철 ,  강정의

IPC: H01L21/336

Abstract: 본 발명은 고전압 트랜지스터의 제조방법에 관한 것으로, 반도체기판 상에 게이트 절연막을 형성하는 단계와, 게이트 절연막의 소정영역 상에 게이트 전극을 형성하는 단계와, 게이트 전극 양 옆의 반도체기판 표면에 저농도 불순물 영역을 형성하는 단계와, 저농도 불순물 영역이 형성된 결과물 전면에 층간절연막을 형성하는 단계와, 층간절연막을 패터닝하여 저농도 불순물 영역의 중심부를 노출시키는 적어도 하나의 콘택홀을 형성하는 단계와, 패터닝된 층간절연막을 이온주입 마스크로하여 콘택홀에 의해 노출된 저농도 불순물 영역 표면에 저농도 불순물 영역과 동일한 도전형의 불순물 이온을 주입함으로써, 콘택홀과 자기정렬된 고농도 불순물 영역을 형성하는 단계를 포함한다.