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公开(公告)号：KR101460559B1
公开(公告)日：2014-11-12
申请号：KR1020130114400
申请日：2013-09-26
Applicant: 대림산업 주식회사 , 서울대학교산학협력단
IPC: E04B1/38
Abstract: 본 발명은 프리캐스트 기둥과 슬래브가 접합되는 슬래브-기둥 접합부에 텐던체어 기능을 하는 연결 전단보강 철물을 배치하여, 현장타설 콘크리트에 의해 슬래브를 프리캐스트 기둥과 일체화된 상태로 시공하고, 현장타설 슬래브의 위쪽으로 또다른 프리캐스트 기둥을 견고하게 일체로 연결 시공함으로써, 공기를 단축함과 동시에 구조적으로도 견고하고 안정적인 슬래브-기둥 접합부가 형성될 수 있도록 하는 "텐던체어 기능의 연결 전단보강 철물을 이용한 프리캐스트 기둥과 현장타설 슬래브의 접합부 구조 및 접합부 시공방법"에 관한 것이다.
Abstract translation: 本发明涉及一种使用用作腱椅的剪切连接加固件的预制柱，用于现浇板的连接结构及其连接单元构造方法。 本发明设置一种剪切连接加强硬件装置，其可以用作腱椅，并且使用现浇混凝土构建要与预制柱一体化的板坯。 另一个预制柱可靠地连接并集成到现浇板的上部，以形成结构可靠稳定的板 - 柱连接单元，并去除结构中的空气。
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公开(公告)号：KR101147526B1
公开(公告)日：2012-05-21
申请号：KR1020100030588
申请日：2010-04-02
Applicant: 서울대학교산학협력단
IPC: H01L21/8247 , H01L27/115
Abstract: 본 발명은 수직 적층된 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직하게 적층된 반도체층들을 구별하기 위해 일측에 적층된 반도체층들의 층수보다 적은 층선택라인들을 구비하여 이를 통해 전기적 초기화로 구현되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
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公开(公告)号：KR101128420B1
公开(公告)日：2012-03-27
申请号：KR1020100030609
申请日：2010-04-02
Applicant: 서울대학교산학협력단
IPC: H01L21/8247 , H01L27/115 , H01L21/768
Abstract: 본 발명은 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 적층 어레이 구조(STAR 구조)에 있어서 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
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公开(公告)号：KR101112431B1
公开(公告)日：2012-02-22
申请号：KR1020100056780
申请日：2010-06-15
Applicant: 서울대학교산학협력단
IPC: H01L27/115 , H01L21/8247
Abstract: 본 발명은 바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이에 관한 것으로, SOI 기판이나 반도체 적층 구조에서도 와이어 형태의 액티브 바디가 소스 및 드레인에 의하여 막혀 있지 않고 바디 영역 또는 바디 컨택부로 이웃 소자함께 또는 다른 층의 바디와 서로 연결될 수 있도록 함으로써, 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이는 바디 컨택부로 형성된 바디컨택라인을 통하여 하나의 바디 컨택만으로 블록 이레이즈가 가능하도록 한 효과가 있다.
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公开(公告)号：KR101036155B1
公开(公告)日：2011-05-23
申请号：KR1020090062653
申请日：2009-07-09
Applicant: 서울대학교산학협력단
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/115 , H01L27/11521 , H01L27/11565 , H01L27/11578 , H01L27/11582
Abstract: 본 발명은 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 메모리 셀이 직렬로 연결된 비트라인을 수직 적층형태로 쌓고, 여러 층의 비트라인을 감싸며 동시에 공유하도록 워드라인을 구비함으로써, 메모리 셀이 게이트 올 어라운드(Gate All Around: GAA) 구조를 갖도록 하는 스타 구조를 갖는 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
스타구조, 적층 어레이, 낸드, 플래시, 수직채널, 반도체, 메모리-
Patent Agency Ranking
公开(公告)号：KR1020110111166A
公开(公告)日：2011-10-10
申请号：KR1020100030588
申请日：2010-04-02
Applicant: 서울대학교산학협력단
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11578 , H01L27/0207 , H01L27/0688 , H01L27/11582
Abstract: 본 발명은 수직 적층된 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직하게 적층된 반도체층들을 구별하기 위해 일측에 적층된 반도체층들의 층수보다 적은 층선택라인들을 구비하여 이를 통해 전기적 초기화로 구현되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.
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公开(公告)号：KR1020110096100A
公开(公告)日：2011-08-29
申请号：KR1020107002621
申请日：2010-02-05
Applicant: 서울대학교산학협력단
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L21/28282 , G11C16/0408 , H01L27/11578 , H01L27/11582 , H01L27/2463 , H01L29/66833 , H01L29/7926
Abstract: PURPOSE: A stacked NOR flash memory array and a manufacturing method thereof are provided to vertically increase memory capacity by virtually forming a plurality of word lines and a plurality of bit lines cross each other. CONSTITUTION: A plurality of word lines(WL11,WL21,WL12,WL22) is vertically stacked on a substrate with a preset distance. A channel region and a source/drain are repeatedly formed on a plurality of semiconductor layers while interposing an insulation layer with a charge storage layer on one side of each word line. A plurality of interlayer dielectric layers is formed on each word line and the upper and lower sides of each semiconductor in parallel to each word line. A plurality of bit lines(92,94) includes at least one interlayer dielectric layer and a vertical connection plug in contact with the upper and lower source/drain of each semiconductor layer and crosses each word line.
Abstract translation: 目的：提供堆叠的NOR闪存阵列及其制造方法，通过虚拟地形成多个字线和多个位线彼此交叉来垂直地增加存储容量。 构成：多个字线（WL11，WL21，WL12，WL22）以预设距离垂直堆叠在基板上。 在多个半导体层上重复形成沟道区域和源极/漏极，同时在每个字线的一侧插入具有电荷存储层的绝缘层。 在每个字线和每个半导体的上侧和下侧平行于每个字线形成多个层间电介质层。 多个位线（92,94）包括至少一个层间电介质层和与每个半导体层的上部和下部源极/漏极接触的垂直连接插头，并与每个字线交叉。
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公开(公告)号：KR1020110095676A
公开(公告)日：2011-08-25
申请号：KR1020100015280
申请日：2010-02-19
Applicant: 서울대학교산학협력단
IPC: H01L27/115
CPC classification number: H01L27/11578 , H01L21/28273 , H01L27/0688 , H01L27/11582
Abstract: PURPOSE: A method for forming a single crystal STAR(Stacked Array) structure and a three dimensional NAND flash memory array using the same are provided to independently contact each layer through one photolithography process by etching each semiconductor layer of a contact unit with a step shape. CONSTITUTION: A contact unit(116) is formed by vertically laminating a plurality of single crystal semiconductor layers while interposing an insulation layer. A cell forming unit(216) is connected to each single crystal semiconductor layer of the contact unit through two or more lines. The insulation layer is formed between the lines. The plurality of single crystal semiconductor layers is vertically laminated. A plurality of control gates(300) vertically surrounds two or more lines adjacent to a plurality of line selection gates and is horizontally separated while interposing the insulation layer with a charge storage layer. A ground selection gate vertically surrounds two or more lines while interposing the gate insulation layer.
Abstract translation: 目的：提供用于形成单晶STAR（堆叠阵列）结构的方法和使用其的三维NAND快闪存储器阵列，以通过一个光刻工艺独立地接触每个层，通过蚀刻具有台阶形状的接触单元的每个半导体层 。 构成：通过在插入绝缘层的同时垂直层叠多个单晶半导体层来形成接触单元（116）。 电池形成单元（216）通过两条或多条线路连接到接触单元的每个单晶半导体层。 绝缘层形成在线之间。 多个单晶半导体层被垂直层压。 多个控制栅极（300）垂直地围绕与多个线选择栅极相邻的两条或更多条线，并且在将绝缘层与电荷存储层插入的同时水平分离。 在插入栅极绝缘层的同时，接地选择栅极垂直地包围两条或更多条线。
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公开(公告)号：KR101162197B1
公开(公告)日：2012-07-05
申请号：KR1020100056779
申请日：2010-06-15
Applicant: 서울대학교산학협력단
IPC: H01L21/8247 , H01L27/115
Abstract: 본 발명은 연결게이트가 함께 구비된 3차원 적층형 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 수직으로 적층된 복수개의 액티브라인들(비트라인들)을 'ㄴ' 형상으로 일측에 돌출시키고, 상기 'ㄴ' 형상의 절곡된 부위에는 연결게이트를 형성시키며, 상기 연결게이트 상에는 돌출된 동일층의 각 액티브라인을 감싸며 복수개의 층선택라인들을 형성시킴으로써, 상기 복수개의 층선택라인들 및 상기 연결게이트를 제어하면 용이하게 층간 구분이 가능하게 한 효과가 있다.
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公开(公告)号：KR1020110111180A
公开(公告)日：2011-10-10
申请号：KR1020100030609
申请日：2010-04-02
Applicant: 서울대학교산학협력단
IPC: H01L21/8247 , H01L27/115 , H01L21/768
CPC classification number: H01L27/2463 , H01L21/76816 , H01L27/0688 , H01L27/10885 , H01L27/10891
Abstract: 본 발명은 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 적층 어레이 구조(STAR 구조)에 있어서 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
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