公开(公告)号：WO2011004945A1

公开(公告)日：2011-01-13

申请号：PCT/KR2009/007663

申请日：2009-12-22

Applicant: 서울대학교산학협력단 ,  박병국 ,  윤장근 ,  박일한

Inventor： 박병국 ,  윤장근 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582

Abstract: 본 발명은 반도체 소자와 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 스위칭 소자 뿐만 아니라 메모리 소자에도 응용될 수 있는 적층 어레이 구조(STAR 구조: STacked ARray 구조, 이하 '스타 구조'라 함)를 갖는 반도체 소자와 이를 메모리 소자로 이용한 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.

Abstract translation: 本发明涉及半导体器件，存储器阵列和用于制造存储器阵列的方法，更具体地涉及具有堆叠阵列结构的半导体器件（STACKED ARray结构，以下称为STAR结构），其可以是 应用于存储器件以及开关器件，使用半导体器件作为存储器件的nand闪存阵列，以及制造nand闪存阵列的方法。

公开(公告)号：WO2011096601A1

公开(公告)日：2011-08-11

申请号：PCT/KR2010/000704

申请日：2010-02-05

Applicant: 서울대학교산학협력단 ,  박병국 ,  윤장근

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28282 ,  G11C16/0408 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7926

Abstract: 본 발명은 노아플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직으로 적층되면서 각 워드라인을 따라 메모리 셀이 수평으로 나란하게 직렬로 형성되고, 각 층의 워드라인을 수직으로 교차하며 각 셀의 소스/드레인과 컨택하도록 비트라인이 형성되어, 수직으로 쌓아 올리며 얼마든지 메모리 용량을 늘릴 수 있는 적층형 노아플래시 메모리 어레이 및 그 제조방법에 관한 것이다.

Abstract translation: 本发明涉及一种NOR闪存阵列及其制造方法，更具体地说，涉及一种堆叠的NOR闪存阵列及其制造方法，其中存储单元被垂直堆叠并且水平并排放置在一起 沿着每个字线形成一条位线，以垂直于每一层的字线相交，并与每个单元的源极/漏极相接触，从而使存储容量能够通过垂直堆叠所需要的增加。

公开(公告)号：KR1020110136643A

公开(公告)日：2011-12-21

申请号：KR1020100056780

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0688 ,  B82Y10/00 ,  H01L21/823425 ,  Y10S977/762

Abstract: PURPOSE: A nanowire device capable of a body contact and a 3D stack NAND flash memory array using the same are provided to erase a block with only one body contact through a body contact line. CONSTITUTION: An active body(30) is formed in the form of a nanowire. A gate(60) is formed between a gate insulating layers(42). A first source/drain(32) and a second source/drain(80) are formed in the both sides of the gate. A body area(30b), which is integrally formed with the active body, exist in the inner sides of the first source/drain and the second source/drain . The diameter of the body area is the same as or smaller than that of the active body.

Abstract translation: 目的：提供能够接触身体的纳米线器件和使用其的3D堆叠NAND快闪存储器阵列，以通过身体接触线仅擦去一个身体接触的块。 构成：以纳米线的形式形成活性体（30）。 栅极（60）形成在栅绝缘层（42）之间。 第一源极/漏极（32）和第二源极/漏极（80）形成在栅极的两侧。 与主动体一体形成的主体区域30b存在于第一源极/漏极和第二源极/漏极的内侧。 身体区域的直径与活体的直径相同或更小。

公开(公告)号：KR1020110136642A

公开(公告)日：2011-12-21

申请号：KR1020100056779

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/0688 ,  H01L21/76256 ,  H01L27/10882 ,  H01L27/11551 ,  H01L27/11578 ,  H01L27/2463 ,  H01L27/2481

Abstract: PURPOSE: A 3D stack NAND flash memory array with a connection gate and a manufacturing method thereof are provided to simultaneously form a plurality of layer selection line which is self-aligned by performing an etch back etching process anisotropically. CONSTITUTION: A bit line includes a plurality of semiconductor layers(31,32,33). The plurality of the semiconductor layers is perpendicularly laminated on a substrate(10) while having a space with an insulating layer(20). A plurality of word lines(51,52) is formed while being isolated with a certain distance to a x-axis. The insulating layer includes a charge storage layer which is vertical with each bit line. A plurality of active lines is respectively extended to one side of the plurality of the word lines.

Abstract translation: 目的：提供具有连接栅极及其制造方法的3D堆叠NAND闪速存储器阵列，以通过各向异性地执行回蚀刻工艺来同时形成多个层选择线，该层选择线是自对准的。 构成：位线包括多个半导体层（31,32,33）。 多个半导体层在具有绝缘层（20）的空间的同时垂直地层叠在基板（10）上。 多个字线（51,52）形成为与x轴一定距离隔离。 绝缘层包括与每个位线垂直的电荷存储层。 多条有效线分别延伸到多条字线的一侧。

公开(公告)号：KR101020099B1

公开(公告)日：2011-03-09

申请号：KR1020080102209

申请日：2008-10-17

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근 ,  박일한

IPC: H01L29/78 ,  H01L21/336

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직채널을 가지면서도 소스/드레인을 좌, 우측으로 형성하여 채널의 폭을 얼마든지 크게 할 수 있고, 하나의 게이트로 수직으로 적층된 하나 이상의 반도체층을 교차하거나 감싸며 지나가게 되어, 경우에 따라 바디 컨택 및 이웃 소자와 바디 공유도 가능한 싱글 게이트(Single Gate), 더블 게이트(Double Gate) 및 게이트 올 어라운드(Gate All Around: GAA) 구조 중 어느 한 구조를 가진 반도체 소자를 수직으로 복수개 형성할 수 있음으로써, 스위칭 소자 뿐만 아니라 메모리 소자에도 응용될 수 있는 적층 어레이 구조(STAR 구조)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
스타구조, 적층 어레이, 수직채널, 반도체, 메모리, 소자

公开(公告)号：KR101117589B1

公开(公告)日：2012-02-20

申请号：KR1020100015280

申请日：2010-02-19

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115

Abstract: 본 발명은 단결정 스타구조 형성방법 및 이를 이용한 3차원 낸드 플래시 메모리 어레이에 관한 것으로, 복수개의 단결정 반도체층을 수직으로 적층한 스타 구조를 형성함에 있어, 2번의 절연막 교체 공정과 스페이서를 통한 식각공정을 함으로써, 공정 중에 각 반도체층을 충분히 지지하여 서로 달라붙지 않도록 하며, 단 한번의 사진식각 공정으로 각 층을 독립적으로 컨택할 수 있고, 불필요한 면적 소모를 줄여 어레이의 집적도를 최대한 높일 수 있는 효과가 있다.

公开(公告)号：KR101069415B1

公开(公告)日：2011-09-30

申请号：KR1020107002621

申请日：2010-02-05

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 노아플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직으로 적층되면서 각 워드라인을 따라 메모리 셀이 수평으로 나란하게 직렬로 형성되고, 각 층의 워드라인을 수직으로 교차하며 각 셀의 소스/드레인과 컨택하도록 비트라인이 형성되어, 수직으로 쌓아 올리며 얼마든지 메모리 용량을 늘릴 수 있는 적층형 노아플래시 메모리 어레이 및 그 제조방법에 관한 것이다.

Abstract translation: 本发明涉及诺亚快闪存储器阵列和制造方法，并且更具体地，存储器单元沿系列作为垂直堆叠和形成在平行于所述水平每个字线和交叉各层的字线在垂直的方法 是位线形成，以接触每个单元的源极/漏极，本发明涉及任何数量的垂直堆叠olrimyeo层压以增加存储容量藜快闪存储器阵列及其制造方法。

公开(公告)号：KR101037649B1

公开(公告)日：2011-05-27

申请号：KR1020080090354

申请日：2008-09-12

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 실리콘 핀에 수직으로 적층된 다중 비트 라인들을 갖는 노아 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 하나의 비트 라인이 추가될 때마다 2 비트씩 증가함으로써, 노아 어레이에서도 얼마든지 고집적화가 가능한 장점이 있고, 실리콘 핀 양쪽으로 하나로 연결되거나 두 개 이상으로 분리된 불순물 도핑층을 동일 비트 라인으로 함으로써, 종래 실리콘 핀 양쪽에 형성된 비트간의 간섭(PCI) 문제점을 원천적으로 해결할 수 있고, 확산된 불순물 도핑층을 비트 라인으로 사용함으로써, 상하 비트 라인들 간의 비대칭성 문제도 근본적으로 해결할 수 있으며, 각 실리콘 핀의 가장 하부에 위치하며 분리되거나 연결된 불순물 도핑층을 하나의 최저 비트 라인으로 구성함으로써, 종래 하부 비트 라인들 간의 누설전류 문제는 더 이상 문제되지 않게 한 효과가 있다.
또한, 본 발명에 의한 어레이 제조방법은 단순히 질화막 등의 하드 마스크를 이용하여 실리콘 기판의 식각->이온 주입->어닐링 공정을 반복적으로 실시함으로써, 원하는 복수 개의 비트 라인들을 적층 할 수 있는 것이어서 공정이 간단하고 제조비용이 저렴한 효과가 있다.
수직 채널, 다중 비트 라인, 노아, 플래시 메모리, 어레이

公开(公告)号：KR1020110005120A

公开(公告)日：2011-01-17

申请号：KR1020090062653

申请日：2009-07-09

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11565 ,  H01L27/11578 ,  H01L27/11582 ,  H01L27/2463

Abstract: PURPOSE: A NAND flash memory array including a stacked array structure and a method for manufacturing the same are provided to dramatically reduce the area of a word-line driving driver by driving multi-layered bit-lines using one word-line driver. CONSTITUTION: Bit-lines are formed by stacking one or more semiconductor layers(220b, 240b). Word-lines are separated from the bit-lines, and an insulting film(420) with a charge storage layer is interposed between the word-liens and the bit-lines. An interlayer insulating film(600) fills spaces between the word-lines. Dopant doping layers(224, 226) are formed at both sides of the word-lines. Memory cells are formed to cross the word-lines.

Abstract translation: 目的：提供包括堆叠阵列结构的NAND闪存阵列及其制造方法，以通过使用一个字线驱动器驱动多层位线来显着地减小字线驱动驱动器的面积。 构成：通过堆叠一个或多个半导体层（220b，240b）形成位线。 字线与位线分离，并且具有电荷存储层的绝缘膜（420）插入在字留置和位线之间。 层间绝缘膜（600）填充字线之间的空间。 掺杂掺杂层（224,226）形成在字线的两侧。 存储单元形成为跨越字线。

公开(公告)号：KR1020100042968A

公开(公告)日：2010-04-27

申请号：KR1020080102209

申请日：2008-10-17

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근 ,  박일한

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/1037 ,  H01L29/42376 ,  H01L29/42392

Abstract: PURPOSE: A semiconductor device with a stacked array structure and a manufacturing method thereof are provided to improve the control of each channel of a gate by surrounding each semiconductor layer with one gate. CONSTITUTION: A semiconductor layer is vertically separated from a substrate(100) and one or more semiconductor layer are stacked. A gate(510) passes through the semiconductor layer while interposing a gate insulation layer on each semiconductor layer. A source(222) and a drain(226) are formed on both sides of the gate on each semiconductor layer. An interlayer insulation layer(600) surrounds the source and drain of each semiconductor layer. The interlayer insulation layer is formed on an empty space around each semiconductor layer.

Abstract translation: 目的：提供具有堆叠阵列结构的半导体器件及其制造方法，以通过用一个栅极围绕每个半导体层来改善栅极的每个沟道的控制。 构成：半导体层与衬底（100）垂直分离，并且堆叠一个或多个半导体层。 栅极（510）穿过半导体层，同时在每个半导体层上插入栅极绝缘层。 源极（222）和漏极（226）形成在每个半导体层上的栅极的两侧。 层间绝缘层（600）围绕每个半导体层的源极和漏极。 层间绝缘层形成在每个半导体层周围的空的空间上。