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    적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법
    12.
    发明授权
    적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 有权
    具有垂直堆叠结构的一次可编程非易失性存储器阵列及其操作和制造方法

    公开(公告)号：KR101147481B1

    公开(公告)日：2012-05-21

    申请号：KR1020100123658

    申请日：2010-12-06

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  조성재

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L27/2463 ,  H01L21/823475 ,  H01L27/098 ,  H01L27/2436

    Abstract: PURPOSE: A one-time programmable nonvolatile memory array having a vertically stacked structure and methods for operating and fabricating the same are provided to save installation fee by omitting a separate deposition device since a unit memory array is repetitively vertically laminated by using an existing deposition device and etching device. CONSTITUTION: A bit line(82) formed into a first conductive material is located on a substrate(10). A plurality of word lines(32,33) formed into s second conductive material is located on a substrate. The word lines are crossed with each bit line in both up and down sides while leaving each bit line in between. Insulating layers(42,43) are formed to be contacted with each word line. Semiconductor material layers(53,54,63,64) are interposed to perform PN junction between the insulating layer and each bit line.

    Abstract translation: 目的：提供具有垂直堆叠结构的一次性可编程非易失性存储器阵列及其操作和制造方法，以通过省略单独的沉积装置来节省安装费用，因为通过使用现有的沉积装置重复地垂直层压单位存储器阵列 和蚀刻装置。 构成：形成第一导电材料的位线（82）位于衬底（10）上。 形成为第二导电材料的多个字线（32,33）位于基板上。 字线在上下两边与每个位线交叉，同时留下每个位线。 绝缘层（42,43）形成为与每个字线接触。 插入半导体材料层（53,54,63,64）以在绝缘层和每个位线之间执行PN结。

    일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법
    13.
    发明公开
    일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 有权
    一次性可编程非易失性存储器阵列及其操作和制造方法

    公开(公告)号：KR1020110045661A

    公开(公告)日：2011-05-04

    申请号：KR1020090102324

    申请日：2009-10-27

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  조성재 ,  이정훈

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L27/2463 ,  H01L21/265 ,  H01L27/2409 ,  H01L29/66143

    Abstract: PURPOSE: A one-time programmable nonvolatile memory array and a method for operating and manufacturing the same are provided to perform a reading operation using a PN junction or a Schottky junction, thereby highly integrating a memory array by an existing lithographically process. CONSTITUTION: Bit lines(BL1, BL2) are formed on a semiconductor substrate(12a) by a first semiconductor material. One or more word lines(WL1, WL2, WL3) are formed by a conductive material. A second semiconductor material(16a) is interposed between the bit lines and word lines to form a PN junction with the bit lines. An insulating film(44) is formed between the second semiconductor material and the word lines. The semiconductor substrate and the second semiconductor material are P-type semiconductors.

    Abstract translation: 目的：提供一次性可编程非易失性存储器阵列及其操作和制造方法，以使用PN结或肖特基结进行读取操作，从而通过现有的光刻工艺高度集成存储器阵列。 构成：通过第一半导体材料在半导体衬底（12a）上形成位线（BL1，BL2）。 一个或多个字线（WL1，WL2，WL3）由导电材料形成。 第二半导体材料（16a）插在位线和字线之间以与位线形成PN结。 在第二半导体材料和字线之间形成绝缘膜（44）。 半导体衬底和第二半导体材料是P型半导体。

    차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법
    15.
    发明公开
    차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법 有权
    具有切断栅格线的3D堆叠阵列及其制造方法

    公开(公告)号：KR1020110111599A

    公开(公告)日：2011-10-12

    申请号：KR1020100030748

    申请日：2010-04-05

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  조성재 ,  심원보

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L27/11565 ,  H01L27/11578 ,  H01L21/28282 ,  H01L21/76205 ,  H01L27/0688

    Abstract: 본 발명은 플래시 메모리 어레이와 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 기판에 복수개의 트렌치들을 형성하고, 각 트렌치에 바닥부터 절연막을 사이에 두고 도전성 물질을 반복 적층하여 차단 게이트 라인 및 복수개의 워드라인들을 형성함으로써, 차단 게이트 라인으로 각 워드라인이 2개의 메모리 셀을 구동할 수 있게 함은 물론 워드라인의 수직 적층으로 얼마든지 집적도를 높일 수 있고, 단결정 기판을 채널영역으로 사용하여 동작속도 및 셀간 전기적 특성의 균일도(uniformity)를 높일 수 있고, 공정비용을 획기적으로 줄일 수 있는 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법에 관한 것이다.

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