公开(公告)号：KR1020090027416A

公开(公告)日：2009-03-17

申请号：KR1020070092618

申请日：2007-09-12

Applicant: 지씨티 세미컨덕터 인코포레이티드 ,  재단법인서울대학교산학협력재단

Inventor： 이희범 ,  김수환 ,  정덕균

IPC: H03M3/02

CPC classification number: H03M3/494 ,  H03M1/12 ,  H03M3/394 ,  H03M2201/61 ,  H03M2201/646

Abstract: A loop filter for a continuous time sigma delta analog to digital converter is provided to improve a NTF(Noise Transfer Function) property of a continuous time sigma delta analog to digital converter by using a sallen and key filter element. A loop filter includes an input terminal(1110) and an analog active filter(1120). An input signal(X2(t)) is inputted in the input terminal, and indicates at least a part of a digital output signal(y(n)) outputted from a sigma delta analog to digital converter. The analog active filter is connected to the input terminal, and includes M active devices(1122, 1124, 1126) and an output terminal(1128). M active devices provide a power gain. An output signal(I5(t)) is outputted from the output terminal, and indicates a total signal outputted from M active devices. The analog active filter performs N(N>M) integration.

Abstract translation: 提供了一种用于连续时间Σ-Δ模数转换器的环路滤波器，以通过使用sallen和键滤波器元件来提高连续时间Σ-Δ模数转换器的NTF（噪声传递函数）特性。 环路滤波器包括输入端子（1110）和模拟有源滤波器（1120）。 输入信号（X2（t））被输入到输入端子，并且指示从Σ-Δ模数转换器输出的数字输出信号（y（n））的至少一部分。 模拟有源滤波器连接到输入端，并且包括M个有源器件（1122,1124,1126）和一个输出端子（1128）。 M个有源器件提供功率增益。 从输出端输出输出信号（I5（t）），表示从M个有源装置输出的总信号。 模拟有源滤波器进行N（N> M）整合。

公开(公告)号：KR100687631B1

公开(公告)日：2007-03-08

申请号：KR1020060010184

申请日：2006-02-02

Applicant: (주)글로넷시스템즈 ,  재단법인서울대학교산학협력재단

Inventor： 정덕균 ,  박준영

IPC: H04B1/40

Abstract: A driver for low power and large signal, and an ethernet transceiver having the same are provided to satisfy a dynamic range of voltage required for 10BASET-T, 100BASE-TX and 1000BASE-T standards and guarantee low power consumption and wide power dynamic range. Voltage buffers receive input signals by input nodes(302,402), and when the input signals are high signals, the voltage buffers output supply voltages(VDD) to output nodes(303,403), and when the input signals are low signals, the voltage buffers output a zero potential. The first current sources(306,406) are disposed in a direction that current flows to nodes(305,405) to pull up voltages of nodes(305,405), and the second current sources(307,407) are disposed in a direction that current is synchronized to a ground point to pull down voltages of the nodes(305,405). When input signals applied to the input nodes(302,402) are high signals, the first switches(308,408) provided between the first current sources(306,406) and the nodes(305,405) connect the first current sources(306,406) to the nodes(305,405), and the second nodes(309.409) provided between the second current sources(307,407) and the nodes(305,405) disconnect the second current sources(307,407) form the nodes(305,405).

Abstract translation: 低功耗和大信号驱动器以及具有该驱动器的以太网收发器可满足10BASE-T，100BASE-TX和1000BASE-T标准所需的电压动态范围，并保证低功耗和宽动态范围。 电压缓冲器通过输入节点（302,402）接收输入信号，并且当输入信号是高信号时，电压缓冲器向输出节点（303,403）输出电源电压（VDD），并且当输入信号是低信号时，电压缓冲器输出 零电位。 第一电流源（306,406）沿电流流向节点（305,405）的方向设置以提升节点（305,405）的电压，并且第二电流源（307,407）设置在电流与地面同步的方向 指向下拉节点（305,405）的电压。 当施加到输入节点（302,402）的输入信号是高信号时，设置在第一电流源（306,406）和节点（305,405）之间的第一开关（308,408）将第一电流源（306,406）连接到节点（305,405） ，并且设置在第二电流源（307,407）与节点（305,405）之间的第二节点（309.409）从节点（305,405）断开第二电流源（307,407）。

公开(公告)号：KR101183738B1

公开(公告)日：2012-09-17

申请号：KR1020107027916

申请日：2008-05-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 정덕균 ,  문병모 ,  임동혁

IPC: H03L7/093 ,  H03B5/12

CPC classification number: H03L7/0995 ,  H03K3/0322 ,  H03K3/35613 ,  H03K2005/0013 ,  H03L1/00 ,  H03L7/0998 ,  H03L7/18 ,  H03L2207/50

Abstract: 본 발명은 유사 차동 증폭 회로(pseudo-differential pair)를 구성하고 PMOS와 NMOS에 래치(latch)를 구성함으로써, 공급 전원의 변동을 상승 및 하강 에지 양쪽에서 대칭적으로 보상함으로써 전파 지연 지터를 최소화한다. 본 발명은 거친 튜닝(coarse tuning)을 위한 지연 선(delay line)에서 양 쪽으로 두 개의 노드를 취하고 정밀 튜닝을 위한 블록을 구성하고, 공급 전원의 변동에 대응해서 지연 셀의 궤환 래치의 강도를 보상하는 방법을 제공한다. 본 발명은 공급 전원 V
DD 가 증가하면 PMOS의 구동력을 증대시키는데, 그만큼 출력 전압이 증가 되어, 증가한 출력 전압이 NMOS 래치를 강하게 닫히도록 해서 이전 상태를 반전하는데 그만큼 시간 지연이 생기게 되므로 전체적 전파 지연을 일정하게 할 수 있다. 그 결과, 전원 전압이 약간 변동을 하더라도 지터 잡음없이 일정 주파수의 클럭을 발진할 수 있다.

公开(公告)号：KR101015964B1

公开(公告)日：2011-02-23

申请号：KR1020080065318

申请日：2008-07-07

Applicant: 지씨티 세미컨덕터 인코포레이티드 ,  재단법인서울대학교산학협력재단

Inventor： 이희범 ,  김수환 ,  정덕균 ,  신우열

IPC: H03M1/66 ,  H03M3/02

Abstract: 연속 시간 시그마 델타 변조기를 위한 디지털-아날로그 변환기(DAC, Digital to Analog Converter)는 적어도 하나의 커패시터와 클록 주기가 제1 및 제2 시간 구간들로 구성된 클록 신호를 기초로 상기 제1 시간 구간 동안에는 상기 적어도 하나의 커패시터를 충전하고 상기 제2 시간 구간 동안에는 상기 적어도 하나의 커패시터에 충전된 전류의 적어도 일부를 루프 필터에 제공하며, 상기 적어도 하나의 커패시터에 남은 전류 또는 전압이 소정의 기준을 만족시킬 수 있도록 상기 제1 및 제2 시간 구간들을 제어하는 제어부를 포함한다. 따라서 디지털-아날로그 변환기는 클록 신호의 듀티비를 제어하여 입력되는 디지털 신호에 상응하는 아날로그 신호를 적절하게 생성할 수 있다.