公开(公告)号：KR101209458B1

公开(公告)日：2012-12-07

申请号：KR1020100134135

申请日：2010-12-24

Applicant: 한국과학기술원

Inventor： 김정호 ,  김주희 ,  박준서

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L2224/06181 ,  H01L2224/13025 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225

Abstract: 관통실리콘비아의신호특성을개선하기위한반도체칩이개시된다. 반도체칩은기판, 관통실리콘비아(through silicon via) 및저항구조물을포함한다. 관통실리콘비아는기판의일면과다른일면을관통하여형성된다. 저항구조물은기판과관통실리콘비아사이에도전성패턴들을통하여전기적으로연결된다. 따라서, 반도체칩을통하여전송되는입출력신호의전압여유및 타이밍여유가개선될수 있다.

公开(公告)号：KR1020120072577A

公开(公告)日：2012-07-04

申请号：KR1020100134395

申请日：2010-12-24

Applicant: 한국과학기술원

Inventor： 김정호 ,  조종현 ,  박준서

IPC: H01L23/48

CPC classification number: H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/73265 ,  H01L2924/00014

Abstract: PURPOSE: A deep N-well guard ring and a 3D integrated circuit including the same are provided to reduce power noise of the 3D integrated circuit due to high frequency signals by connecting the deep N-well guard ring located around the through silicon via to a power source. CONSTITUTION: An N-well region(550) is formed on one side of a semiconductor chip and is formed around a through silicon via(510). An N type impurity region(540) is formed on the N-well region. A guard ring electrode is formed on the N type impurity region. A depletion region(560) is formed around the N-well region of the semiconductor chip.

Abstract translation: 目的：提供一个深N阱保护环和一个包含其的3D集成电路，以通过将穿过硅通孔周围的深N阱保护环连接到一个高频信号来降低3D集成电路的功率噪声 能量源。 构成：在半导体芯片的一侧上形成有N阱区域（550），并且形成在贯穿硅通孔（510）的周围。 在N阱区域上形成N型杂质区（540）。 在N型杂质区形成保护环电极。 在半导体芯片的N阱区域周围形成耗尽区（560）。

公开(公告)号：KR1020120071538A

公开(公告)日：2012-07-03

申请号：KR1020100133124

申请日：2010-12-23

Applicant: 한국과학기술원

Inventor： 김정호 ,  김희곤 ,  성하진 ,  박준서

IPC: G01R19/165

Abstract: PURPOSE: A current measuring element for a three dimensional integrated circuit, a method for manufacturing the same, and a current measuring circuit including the same are provided to reduce the size of a current measuring element by forming a coil type conductive path around a conductive pattern in a redistribution layer. CONSTITUTION: A current measuring element(100) comprises a first conductive pattern(110) and a second conductive pattern(120). The first conductive pattern is formed on a first side of a substrate. The second conductive pattern is formed in a redistribution layer located in a second side of the substrate to constitute a coil type conductive path around the first conductive pattern. The current measuring element measures the intensity of input current based on induced current formed in the coil type conductive path in response to the input current flowing in the first conductive pattern.

Abstract translation: 目的：提供一种用于三维集成电路的电流测量元件，其制造方法和包括该电流测量电路的电流测量电路，以通过在导电图案周围形成线圈型导电路径来减小电流测量元件的尺寸 在再分配层。 构成：电流测量元件（100）包括第一导电图案（110）和第二导电图案（120）。 第一导电图案形成在基板的第一侧上。 第二导电图案形成在位于基板的第二侧的再分布层中，以构成围绕第一导电图案的线圈型导电路径。 电流测量元件响应于在第一导电图案中流动的输入电流，基于在线圈型导电路径中形成的感应电流来测量输入电流的强度。

公开(公告)号：KR1020120070077A

公开(公告)日：2012-06-29

申请号：KR1020100131486

申请日：2010-12-21

Applicant: 한국과학기술원

Inventor： 김정호 ,  박준서

IPC: H01L23/48 ,  H01L23/045 ,  H01L23/055

CPC classification number: H01L24/73 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/30107 ,  H01L2924/00012 ,  H01L2924/00

Abstract: PURPOSE: A 3D integrated circuit including a power pin and a method for arranging the power pin are provided to reduce inductance of power pins by arranging pins with the same polarity in a row. CONSTITUTION: First power pins(751,752,753) are arranged on one or more circuit boards(710,720,730,740) with a first interval in a first direction(D1). Second power pins(761,762,763) are separated from the first power pins in a second direction which is orthogonal to the first direction and are arranged on one or more circuit boards with a second interval in the first direction. The polarities of the second power pins are opposite to the polarities of the first power pins. The first interval is equal to the second interval.

Abstract translation: 目的：提供一种包括电源引脚和用于布置电源引脚的方法的3D集成电路，以通过以相同极性排列排列来降低电源引脚的电感。 构成：第一电源引脚（751,752,753）以第一方向（D1）的第一间隔布置在一个或多个电路板（710,720,730,740）上。 第二电源引脚（761,762,763）在与第一方向正交的第二方向上与第一电源引脚分离，并且在第一方向上以第二间隔布置在一个或多个电路板上。 第二电源引脚的极性与第一电源引脚的极性相反。 第一个间隔等于第二个间隔。

公开(公告)号：KR100963593B1

公开(公告)日：2010-06-15

申请号：KR1020080033490

申请日：2008-04-11

Applicant: 한국과학기술원

Inventor： 김정호 ,  유충현 ,  박준서

IPC: H01L23/12 ,  H01L23/52

CPC classification number: H01L2224/16145 ,  H01L2224/48091 ,  H01L2224/73257 ,  H01L2924/10253 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 적층칩 패키지는 반도체 기판, 복수의 반도체 칩들, 제1 관통 웨이퍼 비아들 및 제2 관통 웨이퍼 비아들을 포함한다. 복수의 반도체 칩들은 반도체 기판 상에 적층되고, 복수의 제1 관통 웨이퍼 비아들은 복수의 반도체 칩들의 제1 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 고주파 신호를 전송하고, 복수의 제2 관통 웨이퍼 비아들은 복수의 제1 웨이퍼 비아들이 위치한 좌표와 다른 제2 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 이산화규소(SiO
2 )막으로 둘러싸여 저주파 신호를 전송하는 복수의 제2 관통 웨이퍼 비아들을 포함하여 주파수 대역에 관계없이 안정되고 깨끗한 신호를 전달할 수 있다.