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公开(公告)号：KR100231701B1
公开(公告)日：2000-01-15
申请号：KR1019970052622
申请日：1997-10-14
IPC: H04L12/28
Abstract: 본 발명은 스위치 제어기와 상위 프로세서 간의 프로세서간 통신(IPC) 셀의 송수신 방법에 관한 것으로서, Dual Active 모드로 동작하는 ATM 스위치를 제어하는 스위치 제어기가 상위 프로세서로부터 프로세서간 통신 셀을 수신할 때 ATM 스위치의 동작 특성상 프로세서간 통신 셀이 이중 중복되는 프로세서간 통신 셀을 골라내어 폐기하며, 상위 프로세서로 프로세서간 통신 셀을 송신할때는 상위 프로세서가 Dual Active 링크 중 어느 링크를 선택하고 있는지를 스위치 제어기가 알지 못하므로 ATM 스위치장치 A, ATM 스위치장치 B로 이중으로 송신하여 ATM 스위치 제어기가 ATM 스위치의 이중능동 동작에 맞추어 상위 프로세서와 프로세서간 통신을 수행하도록 함으로써, 이중능동으로 이중화되어 동작하는 ATM 스위치에 적용되어 상위 프로세서로부터 스위치장치 제� ��기에 이중으로 수신되는 프로세서간 통신 셀을 여과하여 중복 수신된 프로세서간 통신 셀을 걸러내며, 스위치 장치 제어기에서 상위 프로세서로 유실없는 프로세서간 통신 셀의 송신을 보장하여 상위 프로세서와 스위치장치 제어기간의 결점없는 통신 기능을 제공하는 효과가 있다.
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公开(公告)号：KR1019990038952A
公开(公告)日：1999-06-05
申请号：KR1019970058844
申请日：1997-11-07
IPC: H03K5/131 , H03K19/0175
Abstract: 본 발명은 고속 디지털 데이터 전송 시스템에서 정렬 지터가 존재하는 고속의 2진 데이터 비트를 리타이밍하는 입력 허용 지터의 범위가 큰 고속 디지털 데이터 리타이밍 장치에 관한 것으로서, 다중 지연 클럭 펄스 생성수단으로부터 출력되는 다중 지연 클럭 펄스들 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 하나 이상 선택하기 위한 데이터 천이 검출 신호를 생성하는 데이터 천이 검출 수단과, 상기 데이터 천이 검출 수단에서 생성된 데이터 천이 검출 신호가 3개 미만이 되도록 클럭 펄스 제어 신호를 생성하여 클럭펄스 합성수단에서 합성되는 클럭의 듀티 싸이클을 만족시켜 최소 펄스폭이 보장된 합성클럭을 생성하도록 해주는 데이터 천이 검출 신호 감시 수단으로 구성된 입력 허용 지터의 � �위가 큰 고속 디지털 데이터 리타이밍 장치를 제공함으로써, 데이터의 손실이 없이 안정적으로 리타이밍할 수 있는 효과가 있다.
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公开(公告)号：KR1019990031789A
公开(公告)日：1999-05-06
申请号：KR1019970052622
申请日：1997-10-14
IPC: H04L12/28
Abstract: 본 발명은 스위치 제어기와 상위 프로세서 간의 프로세서간 통신(IPC) 셀의 송수신 방법에 관한 것으로서, Dual Active 모드로 동작하는 ATM 스위치를 제어하는 스위치 제어기가 상위 프로세서로부터 프로세서간 통신 셀을 수신할 때 ATM 스위치의 동작 특성상 프로세서간 통신 셀이 이중 중복되는 프로세서간 통신 셀을 골라내어 폐기하며, 상위 프로세서로 프로세서간 통신 셀을 송신할때는 상위 프로세서가 Dual Active 링크 중 어느 링크를 선택하고 있는지를 스위치 제어기가 알지 못하므로 ATM 스위치장치 A, ATM 스위치장치 B로 이중으로 송신하여 ATM 스위치 제어기가 ATM 스위치의 이중능동 동작에 맞추어 상위 프로세서와 프로세서간 통신을 수행하도록 함으로써, 이중능동으로 이중화되어 동작하는 ATM 스위치에 적용되어 상위 프로세서로부터 스위치장치 제� ��기에 이중으로 수신되는 프로세서간 통신 셀을 여과하여 중복 수신된 프로세서간 통신 셀을 걸러내며, 스위치 장치 제어기에서 상위 프로세서로 유실없는 프로세서간 통신 셀의 송신을 보장하여 상위 프로세서와 스위치장치 제어기간의 결점없는 통신 기능을 제공하는 효과가 있다.
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公开(公告)号：KR1019990000780A
公开(公告)日：1999-01-15
申请号：KR1019970023871
申请日：1997-06-10
IPC: H04L12/433 , H04L12/50
Abstract: 본 발명은 초고속 ATM 스위치 네트워크 분야에서 ATM 스위치의 이중화 제어 장치에 관한 것이다. 본 발명에서는 각 ATM 스위치 및 스위치의 입출력 링크를 전이중방식(full duplex)으로 이중화 구성하였으며, 버퍼 동기가 이루어진 상태에서 ATM 스위치의 이중화 절체가 이루어지도록 기존의 버퍼 제어회로에 이중화 제어를 위한 회로를 추가하였다. 추가된 이중화 제어회로는 제어기간 상호 주고 받는 데이타 정보에 의해 마스터 ATM스위치로 부터 어드레스 버퍼의 쓰기 포인터 값을 읽어와 기록해 두기 위한 레지스터와 이 값과 현재의 읽기 포인터의 값을 비교하기 위한 비교기로 비교적 적은 부가 회로가 요구된다. 이와같이 구성된 두 ATM 스위치는 링크와 스위치가 모두 이중화되어 있으므로 최소 단위 이중화 절체가 가능하며, 운용 상태로 동작할 때 버퍼 동기가 이루어지므로써, 두개의 ATM 스위치중 하나가 결함에 의해 운용 중지상태에서 운용상태로 전환된 후에 즉시 마스터 ATM 스위치로서 동작할 수 있도록 한다.
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公开(公告)号：KR1019980043440A
公开(公告)日：1998-09-05
申请号：KR1019960061298
申请日：1996-12-03
IPC: H04L12/56
Abstract: 본 발명은 스위치 네트워크 전단에서 라우팅 어드레스를 결정하여 라우팅 하는 비등기 전송모드 스위치 네트워크에서의 루우프-백 방법, 입력 어드레스 발생장치 및 그 방법에 관한 것이다. 그 목적은 ATM 스위치 네트워크의 내부셀 구성에서 루우프-백을 위한 입력 어드레스 및 역방향 라우팅 모드제어 필드를 추가하고 스위치의 입력단에 각 포트별 입력 어드레스 발생수단과 라우팅 어드레스 선택 알고리즘을 구비하여 불편한 경로시험 등을 용이하게 하는 데에 있다. 그 방법은 다음과 같다. 입력셀의 헤더 에디터를 읽어 입력 셀이 유효셀이 아니면, 그냥 이전에 선택된 라우팅 어드레스로 출력되도록 제어하고 종료한다. 만일 입력셀이 유효셀이면, 현재의 라우팅의 방향과 라우팅 모드를 판단한다. 현재의 라우팅이 순방향 라우팅 중이고 아직 역방향 라우팅 시작 모드가 아니면 순방향 라우팅 어드레스를 선택하여 선택된 라우팅 어드레스로 출력되도록 제어하고 종료한다. 에러가 발생하면 입력셀을 폐기하고 종료한다. 종래의 루우프-백에 비하여 3단 루우프-백 시험이 가능하며, 3단 우회 경로를 통한 역방향 라우팅도 가능하다는 데에 그 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1020020040387A
公开(公告)日：2002-05-30
申请号：KR1020000070425
申请日：2000-11-24
Applicant: 한국전자통신연구원
IPC: H04L12/50
Abstract: PURPOSE: An apparatus and a method for exchanging an IPC(Inter Processor Communication) message using an ethernet switching device are provided to install the ethernet switching device in a module matching backplane of an ATM(Asynchronous Transfer Mode) switch, construct an IPC message dedicated star ethernet network, and transmit and receive the IPC message using an ethernet switching method. CONSTITUTION: An ethernet switching device(112) switches a path of an IPC ethernet frame transmitted from a transmission side processor and transmits the IPC ethernet frame to a receipt side processor. Each processor connects to a star ethernet network centering around the ethernet switching device(112). The ethernet switching device(112) is embedded in a main processor module(110).
Abstract translation: 目的：提供一种使用以太网交换设备交换IPC（Inter Processor Communication）的设备和方法，以将以太网交换设备安装在与ATM（异步传输模式）交换机背板匹配的模块中，构建IPC消息专用 星形以太网网络，并使用以太网交换方式发送和接收IPC消息。 构成：以太网交换设备（112）切换从发送侧处理器发送的IPC以太网帧的路径，并将IPC以太网帧发送到接收侧处理器。 每个处理器连接到以太网交换设备（112）为中心的星形以太网络。 以太网交换设备（112）嵌入在主处理器模块（110）中。
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公开(公告)号：KR100261295B1
公开(公告)日：2000-07-01
申请号：KR1019970065713
申请日：1997-12-03
IPC: H03L7/00
CPC classification number: H04L7/0338
Abstract: PURPOSE: A digital phase aligner with regard to metastability is provided which selects a clock pulse having a shift at the center of an input data bit in order to make an optimum composite clock for stably retiming a high rate binary data bit in which alignment jitter exists. CONSTITUTION: A digital phase aligner with regard to metastability includes a multiclock phase generator(1), a composite clock generator(2), a retiming buffer(3), an OR gate(4), the first multiphase comparator and clock phase selector(401), the second multiphase comparator and clock phase selector(402) and the m th multiphase comparator and clock phase selector(40m). The multiclock phase generator generates n multiphase clock pulses having n phases. The first multiphase comparator and clock phase selector detects a clock pulse where a shift generates to create a clock pulse select signal. The composite clock generator receives n-1 clock pulse select signals generated by the m multiphase comparators and clock phase selectors to approach the center of unit interval to synthesize clock pulses to generate the shift.
Abstract translation: 目的：提供关于亚稳态的数字相位对准器，其选择在输入数据位的中心具有偏移的时钟脉冲，以便产生用于稳定重新定时存在对准抖动的高速率二进制数据位的最佳复合时钟 。 构成：关于亚稳态的数字相位对准器包括多锁相位发生器（1），复合时钟发生器（2），重定时缓冲器（3），或门（4），第一多相比较器和时钟相位选择器 401），第二多相比较器和时钟相位选择器（402）和第m多相比较器和时钟相位选择器（40m）。 多相位发生器产生具有n个相位的n个多相时钟脉冲。 第一个多相比较器和时钟相位选择器检测移位产生的时钟脉冲，以产生时钟脉冲选择信号。 复合时钟发生器接收由m个多相比较器和时钟相位选择器产生的n-1个时钟脉冲选择信号，以接近单位间隔的中心以合成时钟脉冲以产生移位。
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公开(公告)号：KR100258086B1
公开(公告)日：2000-06-01
申请号：KR1019970058844
申请日：1997-11-07
IPC: H03K5/131 , H03K19/0175
Abstract: PURPOSE: An apparatus for re-timing high-speed digital data is provided to re-time data without loss of the data by providing the apparatus for re-timing high-speed digital data having large range for input allowable jitter. CONSTITUTION: A clock pulse generator(100) generates n multiple delay clock pulses having n phases. A transition detector(200) generates and outputs data transition detection signals which select one or more clock pulses where transition is generated. A data transition detection signal monitor(300) monitors the data transition detection signal and generates a clock pulse control signal. A D flipflop(500) re-times the serial data inputted form exterior to the clock pulse mixed by a clock pulse mixer(400). A re-timing buffer(600) re-times the re-timed data to the clock from exterior to synchronize and output it with external clock.
Abstract translation: 目的：提供一种用于重新定时高速数字数据的装置，通过提供用于对具有大范围的高速数字数据重新定时的输入允许抖动的装置来重新定时数据而不损失数据。 构成：时钟脉冲发生器（100）产生具有n个相位的n个多个延迟时钟脉冲。 转换检测器（200）产生并输出选择产生转变的一个或多个时钟脉冲的数据转换检测信号。 数据转换检测信号监视器（300）监视数据转换检测信号并产生时钟脉冲控制信号。 A触发器（500）对由时钟脉冲混频器（400）混合的时钟脉冲外部输入的串行数据进行重新计时。 重新定时缓冲器（600）将重新定时的数据从外部重新计时到同步并用外部时钟输出。
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公开(公告)号：KR100237369B1
公开(公告)日：2000-01-15
申请号：KR1019970056021
申请日：1997-10-29
Abstract: 본 발명은 공유 메모리형 비동기 전송모드(ATM) 스위치의 교환기능을 진단하는 방법에 관한 것으로서, 스위치 제어기와 상위 프로세서간의 프로세서간 통신은 ATM 스위치의 어느 한 포트를 통하여 이루어지며, 프로세서간 통신용 셀의 교환기능을 스위치 제어기가 진단함에 있어서 ATM 스위치의 출력 포트 중 하나를 프로세서간 통신의 수신 포트로 선정하고 모든 입력 포트에 순차적으로 프로세서간 통신용 셀을 인가하여 2Nx1의 경로에 대한 진단을 하고 계속하여 프로세서간 통신의 수신 포트를 바꿔가면서 2Nx1의 경로에 대한 진단을 하여 전체적으로 2Nx2N 경로에 대한 진단을 수행하는데 진단의 수행은 프로세서간 통신의 수신 포트 선택과 입력 포트에 따른 프로세서간 통신용 셀을 생성하는 단계와, 생성된 셀을 스위치 메모리 및 링크 보드로 보내어 스 위치를 통하여 교환되게 하여 되돌아오는 그 프로세서간 통신용 셀을 스위치 제어기가 수신하는 단계와, 송수신한 프로세서간 통신용 셀에 의해 스위치의 각 경로에 대한 진단을 내리는 단계로 구성함으로써, 단위 스위치가 가지고 있는 프로세서간 통신용 셀을 위한 경로 선택 기능을 이용하여 ATM 스위치 및 스위치 제어기에 작용함으로 인해 별도의 진단 장치를 부가하지 않고도 ATM 스위치의 교환기능을 진단하는 방법을 제공하는 효과가 있다.
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公开(公告)号：KR100175573B1
公开(公告)日：1999-04-01
申请号：KR1019960044803
申请日：1996-10-09
IPC: H04L12/933 , H04L12/801
Abstract: 본 발명은 ATM(Asynchronous Transfer Mode) 기술을 적용한 스위치에서의 공통 메모리 상태를 주기적 감시 방법 및 인터럽트 처리 방식에 의하여 제어하는 방법에 관한 것으로서, 종래기술의 교환 시스템에서 입력되는 데이터는 스위치에서 교환되는 과정에서 일시 저장되는 과정 없이 미리 정해진 희선으로 데이터를 출력하였지만, 본 발명에서는 ATM을 기반으로 하는 스위치에서 입력되는 데이터를 공통 메모리의 상태에 따라 제어하기 위해, ATM스위치로 입력되는 데이터 셀을 목적하는 곳으로 라우팅하기 위하여 그 데이터 셀을 임시 저장하는 SMEA내 공통 메모리(CM)의 상태 제어방법에 있어서, 공통 메모리의 주기적 감시에 의해 임계 상태에 도달할 경우 상위 프로세서의 운용 프로세스에 과도한 셀의 송신 자제 요청을 하는 과정과; 이 요청에도 불구하고 공통 메모리가 주기적 감시에 의해 포화 상태에 도달할 경우 포화 상태 인터럽트를 발생하는 과정과; 및 그 발생된 포화 상태 인터럽트를 수신하여 공통 메모리의 포화 상태를 주기적으로 감시하여 계속 포화 상태일 경우 상위 윤용 프로세스에게 과도한 셀의 송신 금지를 요청하는 과정으로 이루어져, 공통 메모리의 상태를 제어하는 것이다.
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