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公开(公告)号：KR1020060064980A
公开(公告)日：2006-06-14
申请号：KR1020040103679
申请日：2004-12-09
Applicant: 한국전자통신연구원
IPC: H03D7/12
Abstract: 본 발명은 주파수 혼합기에 관한 것으로, 보다 상세하게는 소오스 단자가 접지되는 전계효과 트랜지스터와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 LO 신호를 제공받아 소정의 LO 주파수 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 LO 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 RF 신호를 제공받아 소정의 RF 대역의 신호를 상기 전계효과 트랜지스터에 제공하기 위한 RF 정합부와, 상기 전계효과 트랜지스터의 게이트 단자에 연결되어 DC 바이어스를 공급하기 위한 게이트 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 DC 바이어스를 공급하기 위한 드레인 바이어스부와, 상기 전계효과 트랜지스터의 드레인 단자에 연결되어 상기 LO 신호와 상기 RF 신호가 혼합된 IF 신호를 제공받아 소정의 IF 대역의 신호를 출력단자에 출력하기 위한 IF 정합부를 포함함으로써, 마이크로파 또는 밀리미터파 대역의 혼합기에 용이하게 사용할 수 있고, 혼합기의 LO 삽입 손실을 감소시키며, DC 전력 소모를 감소시킴과 동시에 저주파수 대역의 불요신호의 영향을 차단할 수 있는 효과가 있다.
주파수 혼합기, 전계효과 트랜지스터, 드레인 바이어스부, RF 정합부, LO 정합부, IF 정합부-
公开(公告)号：KR1020060061043A
公开(公告)日：2006-06-07
申请号：KR1020040099904
申请日：2004-12-01
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상부의 소정 영역이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 상기 기판의 일부분이 노출되도록 상기 노출된 기판 및 상기 제1 감광막 패턴 상에 제2 감광막 패턴을 형성하는 단계와, 상기 결과물의 전체 상부면에 소정 두께의 금속층을 형성하는 단계와, 상기 제1,2 감광막 패턴 및 상기 제2 감광막 패턴의 상부에 형성된 금속층을 제거하는 단계를 포함함으로써, 종래의 티형 게이트 전극 형성 방법보다 간단한 공정을 통한 공정단가 절감과 공정 시간의 단축으로 생산성을 크게 증대시킬 수 있으며, 종래의 티형 게이트 전극 형성 방법보다 게이트 길이를 작게 할 수 있으므로 고주파 특성을 월등하게 향상시킬 수 있는 효과가 있다.
고전자 이동도 트랜지스터(HEMT), 티형 게이트, 전자빔 리소그라피, 광 리소그라피, 화합물 반도체-
公开(公告)号：KR1020030065787A
公开(公告)日：2003-08-09
申请号：KR1020020005783
申请日：2002-02-01
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: PURPOSE: A method of forming a T-shaped gate is provided to improve step coverage and to form a fine gate so that the cross section area of the gate can be increased and the resistance of the gate can be reduced. CONSTITUTION: The first and second insulation layer(25,26) having different etch selectivity are sequentially formed on a semiconductor substrate(21). A hole having its upper diameter is larger than its lower diameter is formed by etching the first and second insulation layer. A third insulation layer(29) is formed to bury the hole and then a portion of the semiconductor substrate is exposed. By etch back of the third insulation layer, the third insulation layer remains on the hole. The first and second photoresist layer are sequentially formed on the entire surface. The first and second photoresist layer are patterned to expose the hole though an opening. A metal layer(34a) for gate is deposited and the first and second photoresist layer are removed to form a T-shaped gate.
Abstract translation: 目的：提供一种形成T形栅极的方法，以提高台阶覆盖度并形成精细栅极，从而可以增加栅极的横截面面积，并可以减小栅极电阻。 构成：在半导体衬底（21）上依次形成具有不同蚀刻选择性的第一和第二绝缘层（25,26）。 通过蚀刻第一绝缘层和第二绝缘层形成其上部直径大于其下部直径的孔。 形成第三绝缘层（29）以埋置孔，然后露出半导体衬底的一部分。 通过第三绝缘层的回蚀刻，第三绝缘层保留在孔上。 第一和第二光致抗蚀剂层顺序地形成在整个表面上。 图案化第一和第二光致抗蚀剂层，以通过开口露出孔。 沉积用于栅极的金属层（34a），并且去除第一和第二光致抗蚀剂层以形成T形门。
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公开(公告)号：KR101064727B1
公开(公告)日：2011-09-16
申请号：KR1020080116747
申请日：2008-11-24
Applicant: 한국전자통신연구원
IPC: H01L21/027 , H01L21/336
Abstract: 본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 기판 상에 제 1 감광층을 형성하는 것, 제 1 감광층에 임프린트 리소그라피 공정을 수행하여 돌출부를 포함하는 제 1 감광 패턴을 형성하는 것, 제 1 감광 패턴을 덮으며 돌출부를 노출하는 제 2 감광 패턴을 형성하는 것, 제 2 감광 패턴 상에 돌출부와 돌출부 주위의 제 2 감광층을 노출하는 제 1 개구부를 갖는 제 3 감광 패턴을 형성하는 것, 제 1 개구부에 의해 노출된 돌출부를 제거하여 기판을 노출하는 제 2 개구부를 형성하는 것 및 제 2 개구부를 채우는 다리부 및 다리부와 연결되며 제 1 개구부에 한정되는 머리부를 갖는 티형 게이트 전극을 형성하는 것을 포함한다.
감광층, 게이트 전극, 광형상 반전 공정-
公开(公告)号：KR101064726B1
公开(公告)日：2011-09-14
申请号：KR1020080116744
申请日：2008-11-24
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L21/027
Abstract: 본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 기판 상에 절연막 및 절연막 상에 제 1 감광 패턴을 형성하는 것, 절연막을 덮으며 제 1 감광 패턴의 일부를 노출하는 제 2 감광 패턴을 형성하는 것, 제 2 감광 패턴 상에 제 1 감광 패턴과 제 1 감광 패턴 주위의 제 2 감광층을 노출하는 제 1 개구부를 갖는 제 3 감광 패턴을 형성하는 것, 제 1 개구부에 의해 노출된 제 1 감광 패턴을 제거하여 절연막을 노출하는 제 2 개구부를 형성하는 것, 노출된 절연막을 제거하여 제 2 개구부로부터 연장하며 기판을 노출하는 제 3 개구부를 갖는 절연 패턴을 형성하는 것 및 제 2 및 제 3 개구부들을 채우는 다리부 및 다리부와 연결되며 제 1 개구부에 한정되는 머리부를 갖는 티형 게이트 전극을 형성하는 것을 포함한다.
감광층, 게이트 전극, 광형상 반전 공정Abstract translation: 本发明提供了一种半导体器件及其制造方法。 该方法包括：在衬底上的绝缘膜和绝缘膜上形成第一光敏图案，形成覆盖绝缘膜并暴露第一光敏图案的一部分的第二光敏图案，在第二光敏图案上形成第一光敏图案 形成具有感光图案和第一开口的第三感光图案，所述第一开口在所述第一感光图案周围暴露第二感光层;去除由所述第一开口曝光的所述第一感光图案以暴露所述第二感光层， 形成具有从第二开口延伸的第三开口的绝缘图案，并且通过去除暴露的绝缘膜并且连接填充第二和第三开口的腿和腿来暴露衬底， 并且形成具有由第一开口限定的头部的T形栅电极。
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Patent Agency Ranking
公开(公告)号：KR1020100058068A
公开(公告)日：2010-06-03
申请号：KR1020080116744
申请日：2008-11-24
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L21/027
CPC classification number: H01L21/823437
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to stably maintain a T-shape gate electrode by forming an insulating pattern which surrounds the lower leg part of the gate electrode. CONSTITUTION: An insulating layer is formed on a substrate(100). A first photo-sensitive pattern is formed on the insulating layer. A second photosensitive pattern exposing a part of the first photosensitive pattern is formed. A third photosensitive pattern(142) comprises a first opening(144) which exposes the first photosensitive pattern and a second photosensitive layer around the first photo sensitive pattern. A second opening exposing the insulating layer is formed by removing the exposed first photosensitive pattern. The exposed insulating layer is removed to form an insulating pattern which exposes the substrate. The insulating pattern includes a third opening. A T-shape gate electrode(156) comprising a leg part(152) and a head part(154), which fill the second and the third openings, is formed.
Abstract translation: 目的：提供一种半导体器件及其制造方法，通过形成围绕栅电极的小腿部的绝缘图案来稳定地维持T型栅电极。 构成：在基板（100）上形成绝缘层。 在绝缘层上形成第一光敏图案。 形成露出第一感光图案的一部分的第二感光图案。 第三感光图案（142）包括暴露第一感光图案的第一开口（144）和围绕第一感光图案的第二感光层。 通过去除暴露的第一光敏图案形成暴露绝缘层的第二开口。 去除暴露的绝缘层以形成暴露基板的绝缘图案。 绝缘图案包括第三开口。 形成包括填充第二和第三开口的脚部（152）和头部（154）的T形栅电极（156）。
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公开(公告)号：KR1020080052217A
公开(公告)日：2008-06-11
申请号：KR1020070053311
申请日：2007-05-31
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/28587 , H01L29/42376 , H01L29/66462 , H01L29/7783
Abstract: A method for fabricating a compound semiconductor device is provided to avoid a loss of the effective length of a gate electrode by performing a gate recess process in two steps. An etch stop layer(213) and an ohmic layer are formed on a schottky layer. A nitride layer(217) is formed on the ohmic layer. The nitride layer is patterned to form a fine gate pattern. The ohmic layer is selectively etched to form a first gate recess by using the fine gate pattern wherein the ohmic layer can form a recess profile of an undercut shape by a wet etch process. An oxide layer is deposited on the nitride layer to form an oxide layer spacer. The etch stop layer is etched to form a second gate recess. A gate metal is formed on the nitride layer. A first photoresist pattern is formed on the gate metal, and a first metal layer is formed on the first photoresist pattern. The first photoresist pattern is removed by a lift-off process to form a head portion of an asymmetrical gate electrode made wherein the head portion is made of the first metal layer. The gate metal is patterned by using the head portion of the asymmetrical gate electrode as a mask.
Abstract translation: 提供一种制造化合物半导体器件的方法，以通过两步执行栅极凹槽工艺来避免栅电极的有效长度的损失。 在肖特基层上形成蚀刻停止层（213）和欧姆层。 在欧姆层上形成氮化物层（217）。 图案化氮化物层以形成精细的栅极图案。 通过使用精细栅极图案选择性地蚀刻欧姆层以形成第一栅极凹槽，其中欧姆层可以通过湿蚀刻工艺形成底切形状的凹陷轮廓。 氧化物层沉积在氮化物层上以形成氧化物层间隔物。 蚀刻停止层被蚀刻以形成第二栅极凹部。 在氮化物层上形成栅极金属。 在栅极金属上形成第一光致抗蚀剂图案，并且在第一光致抗蚀剂图案上形成第一金属层。 通过剥离工艺去除第一光致抗蚀剂图案，以形成其中头部由第一金属层制成的非对称栅电极的头部。 通过使用不对称栅极的头部作为掩模来对栅极金属进行构图。
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公开(公告)号：KR100400718B1
公开(公告)日：2003-10-08
申请号：KR1020020005783
申请日：2002-02-01
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: PURPOSE: A method of forming a T-shaped gate is provided to improve step coverage and to form a fine gate so that the cross section area of the gate can be increased and the resistance of the gate can be reduced. CONSTITUTION: The first and second insulation layer(25,26) having different etch selectivity are sequentially formed on a semiconductor substrate(21). A hole having its upper diameter is larger than its lower diameter is formed by etching the first and second insulation layer. A third insulation layer(29) is formed to bury the hole and then a portion of the semiconductor substrate is exposed. By etch back of the third insulation layer, the third insulation layer remains on the hole. The first and second photoresist layer are sequentially formed on the entire surface. The first and second photoresist layer are patterned to expose the hole though an opening. A metal layer(34a) for gate is deposited and the first and second photoresist layer are removed to form a T-shaped gate.
Abstract translation: 目的：提供一种形成T形栅极的方法，以改善台阶覆盖并形成精细的栅极，从而可增加栅极的横截面面积并降低栅极的电阻。 构成：具有不同蚀刻选择性的第一和第二绝缘层（25,26）依次形成在半导体衬底（21）上。 上部直径大于下部直径的孔通过蚀刻第一和第二绝缘层而形成。 形成第三绝缘层（29）以掩埋该孔，然后暴露半导体衬底的一部分。 通过回蚀第三绝缘层，第三绝缘层保留在孔上。 第一和第二光致抗蚀剂层依次形成在整个表面上。 第一和第二光致抗蚀剂层被图案化以通过开口暴露该孔。 沉积用于栅极的金属层（34a），并去除第一和第二光致抗蚀剂层以形成T形栅极。
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公开(公告)号：KR101104251B1
公开(公告)日：2012-01-11
申请号：KR1020080116743
申请日：2008-11-24
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L21/027
Abstract: 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 제 1 감광 패턴을 형성하는 것, 제 1 감광 패턴을 덮는 제 2 감광층 및 제 2 감광층을 덮는 제 3 감광층을 형성하는 것, 제 3 감광층을 패터닝하여 제 1 감광 패턴 상의 제 2 감광층의 일부를 노출하는 제 1 개구부를 갖는 제 3 감광 패턴을 형성하는 것, 제 1 개구부에 의해 노출된 제 2 감광층을 평탄화하여 제 1 감광 패턴을 노출하는 것, 노출된 제 1 감광 패턴을 제거하여 기판을 노출하는 제 2 개구부를 갖는 제 2 감광 패턴을 형성하는 것 및 제 2 개구부를 채우는 다리부 및 다리부와 연결되며 제 1 개구부에 한정되는 머리부를 갖는 티형 게이트 전극을 형성하는 것을 포함한다.
감광층, 게이트 전극, 광형상 반전 공정-
公开(公告)号：KR101042709B1
公开(公告)日：2011-06-20
申请号：KR1020080116745
申请日：2008-11-24
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
Abstract: 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 제 1 감광 패턴을 형성하는 것, 제 1 감광 패턴을 덮으며 제 1 감광 패턴의 일부를 노출하는 제 2 감광 패턴을 형성하는 것, 제 2 감광 패턴 상에 제 1 감광 패턴과 제 1 감광 패턴의 주위의 제 2 감광층를 노출하는 제 1 개구부를 갖는 제 3 감광 패턴을 형성하는 것, 제 1 개구부에 의해 노출된 제 1 감광 패턴을 제거하여 기판을 노출하는 제 2 개구부를 형성하는 것 및 제 2 개구부를 채우는 다리부 및 다리부와 연결되며 제 1 개구부에 한정되는 머리부를 갖는 티형 게이트 전극을 형성하는 것을 포함한다.
감광층, 게이트 전극, 광형상 반전 공정
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