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公开(公告)号：KR100400718B1
公开(公告)日：2003-10-08
申请号：KR1020020005783
申请日：2002-02-01
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: PURPOSE: A method of forming a T-shaped gate is provided to improve step coverage and to form a fine gate so that the cross section area of the gate can be increased and the resistance of the gate can be reduced. CONSTITUTION: The first and second insulation layer(25,26) having different etch selectivity are sequentially formed on a semiconductor substrate(21). A hole having its upper diameter is larger than its lower diameter is formed by etching the first and second insulation layer. A third insulation layer(29) is formed to bury the hole and then a portion of the semiconductor substrate is exposed. By etch back of the third insulation layer, the third insulation layer remains on the hole. The first and second photoresist layer are sequentially formed on the entire surface. The first and second photoresist layer are patterned to expose the hole though an opening. A metal layer(34a) for gate is deposited and the first and second photoresist layer are removed to form a T-shaped gate.
Abstract translation: 目的：提供一种形成T形栅极的方法，以改善台阶覆盖并形成精细的栅极，从而可增加栅极的横截面面积并降低栅极的电阻。 构成：具有不同蚀刻选择性的第一和第二绝缘层（25,26）依次形成在半导体衬底（21）上。 上部直径大于下部直径的孔通过蚀刻第一和第二绝缘层而形成。 形成第三绝缘层（29）以掩埋该孔，然后暴露半导体衬底的一部分。 通过回蚀第三绝缘层，第三绝缘层保留在孔上。 第一和第二光致抗蚀剂层依次形成在整个表面上。 第一和第二光致抗蚀剂层被图案化以通过开口暴露该孔。 沉积用于栅极的金属层（34a），并去除第一和第二光致抗蚀剂层以形成T形栅极。
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公开(公告)号：KR100385854B1
公开(公告)日：2003-06-02
申请号：KR1020000080803
申请日：2000-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/80
Abstract: PURPOSE: A fabrication method of chemical compound semiconductor devices is provided to easily form a micro-gate pattern by forming thermostable metal spacers using a light lithography and a lift-off method. CONSTITUTION: After defining an active region by etching a semiconductor substrate(12), a first recess is formed by selectively etching a GaAs ohmic layer(19). A thermostable metal(23) is deposited by a sputtering vacuum deposition, after forming a photoresist gate pattern by a light lithography and fining the gate pattern. An opening pattern of the thermostable metal(23) is formed by a lift-off. An opening of insulating layers is formed by sequentially etching a low temperature nitride(21) and an oxide(20). Thermostable metal spacers are formed by depositing and etching a thermostable thin film and a second recess is formed by etching a defined portion of an etch stopper using the metal spacers. After forming a metal electrode(26), an engraving photoresist pattern(27) is formed for formation of a head portion of a T-type gate electrode(28). The T-type gate electrode(28) is formed by plating a T-type gate pattern.
Abstract translation: 目的：提供化学化合物半导体器件的制造方法，以通过使用光刻和剥离方法形成热稳定金属间隔物而容易地形成微栅极图案。 构成：在通过蚀刻半导体衬底（12）限定有源区之后，通过选择性地蚀刻GaAs欧姆层（19）形成第一凹陷。 在通过光刻形成光致抗蚀剂栅极图案并精细化栅极图案之后，通过溅射真空沉积来沉积热稳定金属（23）。 通过剥离形成热稳定金属（23）的开口图案。 通过依次蚀刻低温氮化物（21）和氧化物（20）形成绝缘层的开口。 通过沉积和蚀刻热稳定薄膜形成热稳定金属隔离物，并且通过使用金属隔离物蚀刻限定部分的蚀刻终止层来形成第二凹陷。 在形成金属电极（26）之后，形成雕刻光刻胶图案（27）以形成T型栅电极（28）的头部。 T型栅极电极（28）通过电镀T型栅极图案而形成。
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公开(公告)号：KR100315400B1
公开(公告)日：2002-04-24
申请号：KR1019980054446
申请日：1998-12-11
IPC: H01L21/18
Abstract: 내열성 금속박막과 절연막의 2단계 식각공정을 이용하여 계단 형상의 게이트 구조를 갖는 화합물반도체 소자를 제조하는 방법이 개시된다. 본 발명은, 내열성 금속박막과 절연막을 2단계 건식 식각하여 계단형 게이트 패턴을 형성함으로써, 고온에서 안정한 계단형 내열성 전극을 안정적으로 제작할 수 있을 뿐만아니라 게이트 전극특성을 향상시킬 수 있다. 또한, 본 발명에 따른 계단형 게이트 전극에서는 종래의 T-형 게이트와 달리 게이트 전극의 가장자리 전극용량(fringing capacitance) 효과를 방지할 수 있다. 그 결과, 화합물반도체 소자의 고주파 특성을 향상시킬 수 있다. 더욱이, 본 발명은 계단형의 게이트 전극패턴 하부에 이중의 절연막 스페이서를 구비함으로써, 게이트 전극과 소오스/드레인 전극 간의 절연 특성을 향상시킬 수 있다. 그 결과, 신뢰성이 높은 초고속 저잡음의 화합물 반도체 소자를 제작할 수 있다.
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公开(公告)号：KR100243650B1
公开(公告)日：2000-02-01
申请号：KR1019960069819
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/302
Abstract: 본 발명은 HEMT 등 고속 소자에 사용되는 T형 게이트 형성에 관한 것으로, 기판 상에 더미 레지스트를 도포하는 단계; 상기 더미 레지스트를 현상하여, T-형 게이트가 형성될 영역에 고립된 더미 레지스트 패턴을 형성하는 단계; 상기 고립된 더미 레지스트 패턴 및 상기 기판 상에 실리콘 산화막을 증착하는 단계; 상기 실리콘 산화막의 상부에 형상 반전 레지스트를 도포하는 단계; 및 현상 공정에 의해 상기 형상 반전 레지스트의 자체 현상 및 상기 실리콘 산화막의 에치백 및 상기 고립된 더미 레지스트 패턴을 현상하는 단계를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR100216592B1
公开(公告)日：1999-08-16
申请号：KR1019960069818
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다중게이트의 제조방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함.
3. 발명의 해결 방법의 요지
리소그라피 공정의 도입과 추가의 공정을 이용하여 다중게이트의 공정을 간단하게 행할 수 있다.
4. 발명의 중요한 용도
반도체 소자 제조-
Patent Agency Ranking
公开(公告)号：KR1019990051068A
公开(公告)日：1999-07-05
申请号：KR1019970070307
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H01L21/306
Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 via- hole 을 제조하는 제조 방법을 제공하기 위한 것이다. 본 발명은, 소자 및 회로 기판(1)에는 활성층(2)와 전면 금속층(3)으로 주로 구성되어 있고, 표면에 보호막을 입혀, 고온 왁스(4)로 투명 지지 기판(5)에 접착 하고 , 비아-홀 영역(10a)과 창 영역(10b)이 있는 마스크(10)를 사용하여, 감광막(8)의 표면에 패턴을 형성하고, Ni금속을 증착한 후 리프트 오프 공정으로 Ni 보조 마스크(9)를 형성하고, 모니터용 창(11)을 만든다. 그 위에 다시 감광막을 입히고, 비아-홀 용 마스크(10)을 사용하여 비아홀 식각용 패턴(12)과, 식각 모니터용 창(11a)을 형성 하고, 비아홀용 감광막 마스크(12)와 Ni금속 마스크(9)를 사용하여 식각함으로써, 식각된 비아-홀부분(13)과 식각된 비아-홀 창(14), (14a), (14b)을 형성한다. 그리고, 식각 마스크인 감광막 및 Ni 금속 마스크를 제거하고, 베이스 금속(15)를 증착하여 전기 도금 방법으로 금(15), (15a)를 도금하며, 이후, 투명 지지대(5)를 탈착하고 세척을 하여 완료한다. 따라서, 본 발명에 의하면, 창을 사용하여 비아-홀의 식각 완료점을 정확하게 찾아내고 2회의 리소그라피 공정을 사용하여 뒷면 비아-홀의 마스크를 안정함으로서, 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있게 된다.
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公开(公告)号：KR1019990039433A
公开(公告)日：1999-06-05
申请号：KR1019970059538
申请日：1997-11-12
Applicant: 한국전자통신연구원
IPC: H04B7/14
Abstract: 본 발명은 옥내외 무선 중계장치에 관한 것으로서, 위성 방송, LMDS, 무선 CATV와 같은 무선 전파 신호를 옥외에서 받아 증폭하여 옥내의 무선 단말기에 무선 형태로 중계하거나, 반대 방향으로 옥내의 무선 단말기에서 송출되는 무선 신호를 옥외로 무선 중계하는 옥내외 무선 중계 장치를 구성함으로써, 유선으로 연결되는 복잡한 배선을 배제할 수 있으며, 단말기의 재배치에 따른 부가 공사가 불필요하게 되며, 궁극적으로는 단말기에 이동성을 부여할 수 있는 효과를 가진다.
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公开(公告)号：KR100170482B1
公开(公告)日：1999-03-30
申请号：KR1019950051464
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/768
Abstract: 본 발명은 구비하는 다층 금속 배선방법에 관한 것으로써, 반절연성 반도체 기판의 표면에 활성층을 형성하고 상기 활성층의 표면의 소정 부분에 절연막을 형성한 후 상기 활성층의 노출된 표면에 오믹 금속층을 형성하는 공정과, 상기 절연막과 오믹 금속층의 상부에 PMMA(ploy methyl meta acrylate)와 P(MMA-MAA)를 순차적으로 도포하여 제 1 하부 및 상부감광막을 형성하는 공정과, 상기 제 1 하부감광막은 제 1 접속공에 의해 오믹 금속층이 노출되고 제 1 상부감광막은 상기 제 1 접속공 사이의 제 1 하부감광막이 노출되게 상기 제 1 하부 및 상부감광막을 노광 및 형상하는 공정과, 상기 제 1 접속공과 제 1 하부 및 상부감광막의 상부에 제 1 배선금속을 증착한 후 상기 제 1 하부 및 상부감광막과 이 제 1 상부감광막 상부의 제 1 배선금속을 리프트 오프하여 제거하� �� 공정과, 상기 절연막과 오믹 금속층의 상부에 상기 제 1 하부 및 상부감광막과 동일한 물질 및 방법으로 상기 제 1 배선금속을 덮도록 제 2 하부 및 상부 감광막을 형성하는 공정과, 상기 제 2 하부감광막은 제 2 접속공에 의해 오믹 금속층 및 상기 제 1 배선금속의 소정 부분이 노출되고 제 2 상부감광막은 상기 제 2 접속공 사이의 제 2 하부감광막이 노출되게 상기 제 2 하부 및 상부감광막을 노광 및 형상하는 공정과, 상기 제 2 접속공과 제 2 하부 및 상부감광막의 상부에 제 2 배선금속을 증착한 후 상기 제 2 하부 및 상부감광막과 이 제 2 상부감광막 상부의 제 2 배선금속을 리프트 오프하여 제거하는 공정과, 상술한 구조의 전 표면에 소자 및 제 1 및 제 2 배선금속 표면의 산화를 방지하기 위한 보호막을 상기 제 2 배선금속이 덮히도록 형성하는 공정을 구비한다.
따라서, 특성이 서로 다른 하부 및 상부감광막을 형성하여 전자빔 노광 에너지 조절방법에 의해 금속배선용 감광막 패턴과 접속공을 한번의 노광으로 형성하므로 오정렬을 방지하고 공정이 간단해진다.-
公开(公告)号：KR100174879B1
公开(公告)日：1999-02-01
申请号：KR1019950040297
申请日：1995-11-08
Applicant: 한국전자통신연구원
IPC: H01L29/40
CPC classification number: H01L29/66462 , H01L21/28587 , H01L21/7605
Abstract: 반절연막의 재성장 방법을 이용하여 반도체 소자를 격리(isolation) 시킴으로써 소자의 격리 특성을 향상시킬 수 있는 격리방법이 개시되어 있다.
본 발명은 화합물 반도체 기판상에 버퍼층, 채널층, 스페이서층, 쇼트키층 및 오믹층을 순차적으로 성장시키는 공정과, 상기 결과물상에 활성영역을 정의하기 위한 마스크 패턴을 이용하여 상기 기판의 소정부위까지 각 층들을 차례로 식각하여 수직한 식각단면을 얻는 공정과, 상기 정의된 격리영역과 활성영역과의 단차를 평탄화시킴과 아울러 식각된 활성영역 측면부위의 누설전류 경로를 차단시킬 수 있도록 상기 식각된 격리영역에 반절연막을 선택적으로 재성장시키는 공정과, 상기 마스크 패턴을 제거한 후 소스 및 드레인 영역에 오믹 금속층을 형성하는 공정과, 상기 활성영역의 쇼트키층의 일부를 노출시킨 후 노출된 쇼트키층과의 접속을 위한 게이트 전극과 상기 오믹 금속층과의 접속을 위한 소스 및 드레인 전극을 형성하는 공정으로 구� �된다.-
公开(公告)号：KR1019980050971A
公开(公告)日：1998-09-15
申请号：KR1019960069819
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L21/302
Abstract: 본 발명은 HEMT 등 고속 소자에 사용되는 T형 게이트 형성에 관한 것으로, 기판 상에 더미 레지스트를 도포하는 단계 상기 더미 레지스트를 현상하여, T-형 게이트가 형성될 영역에 고립된 더미 레지스트 패턴을 형성하는 단계 상기 고립된 더미 레지스트 패턴 및 상기 기판 상에 실리콘 산화막을 증착하는 단계 상기 실리콘 산화막의 상부에 형상 반전 레지스트를 도포하는 단계 및 현상 공정에 의해 상기 형상 반전 레지스트의 자체 현상 및 상기 실리콘 산화막의 에치백 및 상기 고립된 더미 레지스트 패턴을 현상하는 단계를 포함하는 것을 특정으로 한다.
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