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公开(公告)号：KR100194792B1
公开(公告)日：1999-06-15
申请号：KR1019950055851
申请日：1995-12-23
Applicant: 한국전자통신연구원
IPC: G06F11/22
Abstract: 본 발명은 의사 랜덤 수열 발생기를 병렬로 사용하여 랜덤한 수열을 얻는 시스템에서 각 의사 랜덤 수열 발생기의 동작 상태를 실시간으로 확인하는 장치를 제공하는데 그 목적이 있다.
이를 위해 본 발명은, 여러개의 의사 랜덤 수열 발생기 출력 중 하나를 선택하는 입력 선택 수단(1), 검사용 수열을 발생하는 검사용 수열 발생 수단(2), 상기 입력 선택 수단(1)에 의해 선택된 의사 랜덤 수열 발생기의 출력과 검사용 출력 발생 수단(2)에서 생성된 출력을 비교하여 결과를 출력하는 검사 회로 수단(3)을 구비한다.
이에 따라 본 발명은, 동일한 의사 랜덤 수열 발생기를 사용하여 출력된 수열을 사용하는 시스템의 동작 상태를 실시간으로 확인할 수 있으므로 시스템의 신뢰도를 높일 수 있다.-
公开(公告)号：KR1019960042337A
公开(公告)日：1996-12-21
申请号：KR1019950013043
申请日：1995-05-24
Applicant: 한국전자통신연구원
IPC: G06F7/58
Abstract: 본 발명은 선형궤환 시프트 레지스터를 이용한 난수(Random Number)생성 장치에 관한 것으로, 원시 다항식의 차수 및 궤환 상수를 입력 데이터에 의하여 변경할 수 있도록 하므로서 출력 난수(Random number)의 최대 주기가 변경될 수 있게 하는 난수 생성 장치를 제공하기 위하여, 출력 수열을 생성하는 선형궤환 시프트 레지스터(25); 외부 프로세서로부터 쓰기 인에이블 신호와 상기 선형궤환 시프트 레지스터(25)의 차수를 결정하는 데이터를 수신하는 차수 입력 수단(21), 상기 차수 입력 수단(21)의 출력을 입력받아 상기 선형궤환 시프트 레지스터(25)의 차수를 조절하는 차수 조절 수단(23); 상기 차수 조절 수단(23)의 제어에 따라 상기 선형궤환 시프트 레지스터(25)의 초기 시이드(Seed)데이타를 상기 프로세서로부터 입력받는 시이드(Seed) 입력 수단(22); 및 상기 차수 조절 수단(22)의 출력을 입력받으며 상기 프로세서의 어드레스 버스와 접속되어 상기 선형궤환 시프트 레지스터(25)의 출력 수열을 선택하는 레지스터 선택수단(24)을 구비하여 보다 융통성 있는 시스템을 설게할 수 있는 효과가 있다.
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公开(公告)号：KR1019960011133B1
公开(公告)日：1996-08-20
申请号：KR1019920024208
申请日：1992-12-14
IPC: H04L12/26
Abstract: The generator for providing a good simulation in random errors on DS1(Digitl Signal Level 1) lines, includes a line matching part converting DS1 signals into binary digital data in non return zero form, an error generator receiving the data to feed them to the line matching part in inverted form or in not inverted form, a pseudo random clock generator synchronized by received clocks from the line matching part, an user matching part resetting inner values.
Abstract translation: 用于在DS1（数字信号1级）线路上提供良好的随机误差仿真的发生器包括将DS1信号转换为二进制数字数据的线匹配部分，以非返回零形式，接收数据以将其馈送到线路的误差发生器 匹配部分以倒置形式或不反转形式，伪随机时钟发生器通过来自线路匹配部分的接收时钟同步，用户匹配部分重置内部值。
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公开(公告)号：KR1019960009403B1
公开(公告)日：1996-07-18
申请号：KR1019940005779
申请日：1994-03-22
Applicant: 한국전자통신연구원
IPC: H03K19/23
Abstract: The integrated circuit for a random number generation using a register comprises a storing unit, which is constructed from a moving register with a plurality of flip-flops, for storing an input data sequentially; a random number generator unit for generating random numbers by multiplication of a regular filp-flop output coming from the storing unit in accordance with a MLSR(Maximum Length Shift Register) signal of the external source from signal select terminals(SL0,SL1,SL), thereby simplifying the random generation.
Abstract translation: 用于使用寄存器的随机数生成的集成电路包括存储单元，其由具有多个触发器的移动寄存器构成，用于顺序地存储输入数据; 随机数发生器单元，用于根据来自信号选择端子（SL0，SL1，SL）的外部源的MLSR（最大长度移位寄存器）信号乘以来自存储单元的常规滤波器输出来产生随机数， ，从而简化随机生成。
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Patent Agency Ranking
公开(公告)号：KR1019960006384A
公开(公告)日：1996-02-23
申请号：KR1019940017665
申请日：1994-07-21
Applicant: 한국전자통신연구원
IPC: H04L9/08
Abstract: 본 장치는 각각의 처리부를 통한 관장하는 중앙퍼리부, 순환이동이 되지 않는 이동레지스터부, 연속동기를 위한 데이터를 생성하는연속키전송처리부, 연속키전송처리부의 수행시간을 에측하여 연속키전송처리부의 출력을 정보보호 처리부에 입력하고 비교부를 조절하는 시간조절부, 정보보호 처리부, 초기동기를 실현하는 초기동기 처리부, 정보보호 처리부와 선로정합부의 출력이 모듈러 합 결과와 초기동기 처리부의 데이타를 비교하는 비교부, 데이타 통신망에서 선로상의 데이타 프레임중 정보데이타 추출, 플레그 첨가 및 통신 프로토를 수행등 부가적인 데이타를 첨가하여 송 수신하는 선로정할부로 구성되는 데이타를 통신망에서의 키 전손 장치에 관한 것으로, 키 전송시에 정보의 노출로 인한 안전성 취약 및 연속 동기정보를 전송하기 위한 추가적인 데이타의 삽압 및 전송지연등으로 인한 통신 품질의 저하를 예방하여, 외부에서 중요정보의 주임이 없고 본 장치내에 중요정보인 연속동기를 패턴과 정보보호 알고리즘의 키를 보관하지 않음으로 인하여 장치의 물리적인 개통에 강한 장치가 되며 전송시에도 안전하게 되고, 또한 장치 구동시마다 값이 변한다. 또한 정보보호가 된 정보비트를 이용하여 연속동기를 실현 함으로써 추가적인 데이타의 삽입이 없고 연속적으로 키 전송을 수행하는 효과가 있다.
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公开(公告)号：KR1019950006319B1
公开(公告)日：1995-06-13
申请号：KR1019920024209
申请日：1992-12-14
IPC: H04L9/12
Abstract: The apparatus corrects the error on the channel employing the majority law according to the ID information presence or not. The apparatus comprises: a first logic or gate(6) processing change control signal(CHGI); a second logic AND gate(7) taking logic summation with the key changing signal; a third multiplexor(1-2) taking the key input; a fourth shift register(5) outputting the scrambled ID information.
Abstract translation: 该装置根据ID信息存在来修正采用多数定律的信道上的错误。 该装置包括：第一逻辑或门（6）处理改变控制信号（CHGI）; 与所述键改变信号进行逻辑求和的第二逻辑与门（7）; 采用密钥输入的第三多路复用器（1-2） 输出加密的ID信息的第四移位寄存器（5）。
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公开(公告)号：KR1019930008650B1
公开(公告)日：1993-09-11
申请号：KR1019910008902
申请日：1991-05-30
IPC: H03K3/64
Abstract: The generator synchronizes output clock pulses to the phase of random low speed digital input signal and generates synchronized clock signal by a simple digital method. Conventional digital phase locked loop has problems in the limitation of locked range and the removal of ripple. For improving those problems, this clock generator has a local generating device (3) which generates a clock pulse with a binary waveform, a phase detection and counting control pulse generating device (1) which detects the change of phase from random low speed digital input data and generates a counting control pulse, and a counting device (2) which generates a clock pulse by counting the clock of local generating device (3).
Abstract translation: 发生器将输出时钟脉冲同步到随机低速数字输入信号的相位，并通过简单的数字方式产生同步时钟信号。 传统的数字锁相环在锁定范围和纹波去除方面存在问题。 为了改善这些问题，该时钟发生器具有产生具有二进制波形的时钟脉冲的本地产生装置（3），相位检测和计数控制脉冲发生装置（1），其检测来自随机低速数字输入的相位变化 数据并产生计数控制脉冲，以及通过对本地生成装置（3）的时钟进行计数来生成时钟脉冲的计数装置（2）。
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