公开(公告)号：KR100097910B1

公开(公告)日：1996-04-04

申请号：KR1019920026101

申请日：1992-12-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 유득수 ,  장길주 ,  장문수 ,  신동진 ,  이충근

IPC: H04Q11/04

公开(公告)号：KR1019950006621A

公开(公告)日：1995-03-21

申请号：KR1019930016053

申请日：1993-08-18

Applicant: 한국전자통신연구원

Inventor： 류득수 ,  장길주 ,  장문수 ,  신동진 ,  이충근

IPC: G06F15/00

Abstract: 본 발명은 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC 데이터 고속처리 및 음성데이터 정합장치에 관한 것으로, 시간스위치(Time Wwitch)와 PCM(Pulse Code Modulation) 경로로써 연결되고, 상위프로세서와는 상위프로세서버스로써 정합되고, 음성처리 장치와 정합되어 HDLC데이터를 상위프로세서의 명령에 따라 가공하여 시간스위치와 미리 약속된 여러개의 TS(Time Slot)에 동시에 송수신하며, 음성처리장치와 정합되어 음성 데이터와 관련 제어데이터를 송수신하고, 기지국과의 동기를 맞추기 위한 20ms동기신호를 수신함으로써, 마이크로프로세서들이 병행처리 구조로 구성되어 서로 통신은 하되 각각 독립적으로 기능을 수행하여, HDLC데이터를 고속으로 처리하도록 하는 병행처리 구조를 이용한 PCM경로의 다중채널 HDLC데이터 고속처리 및 음성어데이터 정합이 가능한 효과가 있다.

公开(公告)号：KR1019940017939A

公开(公告)日：1994-07-27

申请号：KR1019920026101

申请日：1992-12-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 유득수 ,  장길주 ,  장문수 ,  신동진 ,  이충근

IPC: H04Q11/04

Abstract: 본 발명은 이 장치가 시간스위치(Time Switch)와 PCM(Pulse Code Modulation) 경로로써 연결되고, 상위 프로세서와는 상위 프로세서버스로써 정합되어 HDLC(High-lveel Data Link Control) 데이터를 상위 프로세서의 명령에 따라 가공하여 시간스위치와 미리 약속된 여러개의 TS(Time Slot)에 동시에 송수신하고, 마이크로프로세서들이 병행처리 구조로 구성되어 서로 통신은 하되 각각 독립적으로 기능을 수행하여, HDLC 데이터를 고속으로 처리하는 장치를 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해 상위 프로세서 정합부, 범용 프로세서 및 주변회로부 공통 기억장치, 단일칩 프로세서 및 주변회로부, HDLC 처리부 PCM 정합부 등으로 구성되어 있다.

公开(公告)号：KR1019930006234B1

公开(公告)日：1993-07-09

申请号：KR1019900022785

申请日：1990-12-31

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 홍재환 ,  송광석 ,  장길주

IPC: H04M3/22

Abstract: The circuit for increasing data transfer speed in the dual processor system by using direct standby processor memory access by the active processor comprises: system bus buffer 1 (321) for generating a system bus synchronized control signal; control signal driver unit 1 (324) for interfacing both processors and transferring control signals from the system bus buffer 1 to the extended bus; transmission signal control buffer unit (325) to output extended bus access success or fail signal; transmission control unit (323) and control signal driver unit 2 (322) for detecting one clock cycle termination.

Abstract translation: 用于通过使用主动处理器的直接待机处理器存储器访问来增加双处理器系统中的数据传输速度的电路包括：用于产生系统总线同步控制信号的系统总线缓冲器1（321） 控制信号驱动器单元1（324），用于将两个处理器接口并将控制信号从系统总线缓冲器1传送到扩展总线; 传输信号控制缓冲器单元（325），用于输出扩展总线访问成功或失败信号; 传输控制单元（323）和用于检测一个时钟周期终止的控制信号驱动单元2（322）。