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公开(公告)号：KR1019950012957B1
公开(公告)日：1995-10-23
申请号：KR1019920026075
申请日：1992-12-29
IPC: H03L7/199
Abstract: double-standard signal receiving units for extracting a clock by inputting main and spare signals to be used as reference signals of a synchronization circuit; double-standard signal loss detecting units for detecting a loss state of the main and spare signals so that the double-standard signal receiving units can have a switch function of a ratio of 1:1; a reference clock loss detecting unit for detecting a reference clock under connection with the double-standard signal receiving unit; double-reference clock generating units for selectively outputting the other reference clock in addition to a control signal provided from the reference clock loss detecting unit; double-system clock generating units for generating a system clock by inputting outputs of the double-reference clock generating units; an operating mode detecting unit for detecting a phase synchronization state of the system clock generating units whose input terminals are connected with the double-system clock generating unit, respectively; and a system clock selecting unit for switching a stable clock of two outputs from the double-system clock generating units through an input of the control signal of the operating mode detecting unit.
Abstract translation: 双标准信号接收单元，用于通过输入用作同步电路的参考信号的主信号和备用信号来提取时钟; 双标准信号丢失检测单元，用于检测主和备用信号的丢失状态，使得双标准信号接收单元可以具有1:1的比例的切换功能; 参考时钟损失检测单元，用于检测与双标准信号接收单元连接的参考时钟; 双参考时钟发生单元，用于除了从参考时钟损耗检测单元提供的控制信号之外有选择地输出另一参考时钟; 双系统时钟发生单元，用于通过输入双参考时钟产生单元的输出来产生系统时钟; 操作模式检测单元，用于分别检测其输入端与双系统时钟产生单元连接的系统时钟产生单元的相位同步状态; 以及系统时钟选择单元，用于通过操作模式检测单元的控制信号的输入来切换来自双系统时钟产生单元的两个输出的稳定时钟。
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公开(公告)号：KR1019950005616B1
公开(公告)日：1995-05-27
申请号：KR1019920026114
申请日：1992-12-29
IPC: H04N7/10
Abstract: The apparatus and the method is for mapping and demapping 8-bit PCM 64 Kb/s digital andio signal to 2.048 Mb/s CEPT frame. The apparatus includes a signalling signal converter (2-2) for re-assigning signalling signals transmitted from a tranceiver using a digital time switch and for transmitting re-assigned signalling data to a tranceiver (2-1), a mapper (2-3) for mapping CEPT data transmitted from a tranceiver to a time solt and for assigning signalling data transmitted from the signalling converter to corresponding signalling channels, and a demapper (2-4) for demapping andio data transmitted from an optical CATV interfacer to CEPT frame and for transmitting signalling of corresponding channels to a signalling converter (2-2).
Abstract translation: 该装置和方法用于将8位PCM 64 Kb / s数字和信号映射和解映射到2.048 Mb / s CEPT帧。 该装置包括信令信号转换器（2-2），用于使用数字时间交换机重新分配从收发器发送的信令信号，并用于将重新分配的信令数据发送到收信机（2-1），映射器（2-3） ），用于将从收发器发送的CEPT数据映射到时间索引，以及用于将从信令转换器发送的信令数据分配给相应的信令信道;以及解映射器（2-4），用于将从光学CATV接口发送到CEPT帧的解映射数据和 用于将信令发送到信令转换器（2-2）。
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公开(公告)号：KR1019950005615B1
公开(公告)日：1995-05-27
申请号：KR1019920026074
申请日：1992-12-29
IPC: H04N7/10
Abstract: The DS3 signal frame is multiplexed with CEPT signal to construct DS3 frame structure so that 540 number of signals is transmitted from a central office to a terminal at the speed of 64 Kb/s. Two channels of 20.1312 Mb/s are accomodated by DS3 over head bit group (C, F, M, X, P bit) and payload bit so that the DS3 frame has 420 overhead bits.
Abstract translation: DS3信号帧与CEPT信号进行多路复用，构成DS3帧结构，以64Kb / s的速度将540个信号从中心局发送到终端。 DS13通过头位组（C，F，M，X，P位）和有效载荷位来容纳20.1312 Mb / s的两个通道，使DS3帧具有420个开销位。
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公开(公告)号：KR1019940017856A
公开(公告)日：1994-07-27
申请号：KR1019920026074
申请日：1992-12-29
IPC: H04N7/10
Abstract: 본 발명은 DS3 자체 오버헤드 비트인 C, F, M, X, P 비트와 상기 오버헤드 비트를 제외한 페이로드 비트에 20.1312Mb/s 2채널을 수용하여 DS3 자체 오버헤드 비트를 제외한 420오버헤드 비트와 함께 구성되는 것을 특징으로 한다.
본 발명은 광 섬유를 통하여 가입자까지 비디오 서비를 제공하는 광 CATV 망내에서 중앙 국사(CO : Central Office)와 분배센터(DC : Distribution Center)간의 전화 및 협대역 ISDN 전송 채널을 전송하는 DS3(44.73Mb/s)신호 프레임에 유럽 전송방식(CEPT)(2.048Mb/s)신호를 다중화하여 구성된 프레임 구조를 특징으로 한다.-
Patent Agency Ranking
公开(公告)号：KR100748090B1
公开(公告)日：2007-08-09
申请号：KR1020060041694
申请日：2006-05-09
Applicant: 한국전자통신연구원
IPC: H04L12/771 , H04L12/741 , H04L12/46
Abstract: 본 발명은 따른 고속 라우터에서의 패킷 처리창치 및 그 방법에 관한 발명으로서, 포워딩 프로세서의 입력단 프로세서에서 ARP(Address Resolution Protocol) 와 NDP(Neighbor Discovery Protocol) 관련 패킷을 복사해서 한 패킷은 제어프로세서로, 다른 한 패킷은 출력단 프로세서로 보내고, 출력단 프로세서에서는 계층2 주소 테이블 관리를 간접주소 테이블과 직접주소 테이블로 분리하여 관리하며, 간접주소 테이블은 입력단 프로세서 테이블의 넥스트홉 테이블에서 직접 인텍싱 되며, 직접주소 테이블은 목적지 IP 주소에 대한 해싱 테이블로 구성하므로써, 제어 프로세서와 포워딩 프로세서로 분리되어 있는 고속라우터에서 포워딩 프로세서가 차지하는 포워딩 정보 테이블의 메모리를 줄이고, 제어 프로세서와 포워딩 프로세서 사이의 IPC 메시지를 감소시켜 시스템 효율을 증대시킨다.
고속라우터, 간접주소 테이블, 직접주소 테이블, 계층2 주소 테이블-
公开(公告)号：KR100277711B1
公开(公告)日：2001-01-15
申请号：KR1019980052646
申请日：1998-12-02
IPC: H04B10/60
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 광전송 시스템에서의 병렬 프레임 검출 장치에 관한 것임.
2. 발명이 해결하고자하는 과제
본 발명은 광전송 시스템의 수신단에서 STM-64 신호 등의 프레임을 검출함에 있어, STM-64 신호의 속도에 비하여 저속에서 프레임을 검출하므로써, 반도체 소자로서 쉽게 구현할 수 있는 병렬 프레임 검출 장치를 제공함에 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은, 병렬 입력 신호를 리타이밍하는 제 1 및 제 2 리타이밍수단; 리타이밍된 신호를 입력받아 소정의 프레임내의 특정 바이트를 검출하는 프레임 검출수단; 검출된 특정 바이트를 부호화하는 부호화수단; 부호화된 신호의 프레임 정상 여부를 판단하고, 신호 정렬 제어신호를 출력하는 프레임 판단 및 정렬 제어수단; 및 제 1 리타이밍수단에 의해 리타이밍되어 전달된 신호의 순서를 정렬하기 위한 신호 정렬수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 광전송 시스템의 수신단에서 역다중화에 이용됨.-
公开(公告)号：KR1020000033955A
公开(公告)日：2000-06-15
申请号：KR1019980051039
申请日：1998-11-26
IPC: H04L12/43
CPC classification number: H04L12/437 , H04J3/085 , H04L12/43
Abstract: PURPOSE: A drop/add/ring switch controlling system for a BLSR-4(4 fiber bi-directional line switched ring) is provided to offer a drop/add/ring switch by increasing a number of devices using a demultiplexer, a multiplexer a multi-stage switch and a drop/add/ring switch controller through a capacity of a signal is increased. CONSTITUTION: A first-a fourth demultiplexers(11-14) drops to two signals of 5Gb/s by inputting each operating band signal of 10Gb/s, each protective band signal of 10Gb/s of a first input signal and a second input signal inputted from one side or the other side. First-fourth switches(21-24) drops to a capacity of 2.5Gb/s by inputting an operating band signal of 5Gb/s, a protective band signal of the first input signal, an operating band signal of 5Gb/s and a protective band signal of the second input signal dropped from the demultiplexers. First-eighth devices of drop/add/ring switches(31-38) control a drop/add/ring switch/through with a first, a second outputs and an output of subnetwork by inputting the first and the second input signal of 2.5Gb/s dropped from the switches and an input signal of the subnetwork. Fifth - eighth switches(41-44) reset a path with two outputs of 5Gb/s by inputting the first and the second outputs switched from the devices of drop/add/ring switch. A first and a fourth multiplexers(51-54) outputs in 10Gb/s by inputting two outputs of 5Gb/s from the switches for each first and second outputs.
Abstract translation: 目的：提供用于BLSR-4（4光纤双向线路交换环）的降/加/环开关控制系统，以通过使用解复用器增加多个设备来提供下拉/加/环开关，多路复用器 多级开关和一个放大/加/环开关控制器通过一个信号的容量增加。 构成：通过输入10Gb / s的每个工作频带信号，第一输入信号的10Gb / s的每个保护频带信号和第二输入信号，第一至第四解复用器（11-14）下降到5Gb / s的两个信号 从一侧或另一侧输入。 通过输入5Gb / s的工作频带信号，第一输入信号的保护频带信号，5Gb / s的工作频带信号和保护频带信号，第一至第四开关（21-24）下降到2.5Gb / s的容量 第二输入信号的频带信号从解复用器中掉落。 通过输入2.5Gb的第一和第二输入信号，下拉/加/环开关（31-38）的第一个第八个器件通过第一个，第二个输出和子网的输出来控制一个降/加/环开关/ / s从交换机和子网的输入信号丢弃。 第五至第八开关（41-44）通过输入从滴/加/环开关的装置切换的第一和第二输出来复位具有5Gb / s的两个输出的路径。 第一和第四多路复用器（51-54）以10Gb / s的形式输出，每个第一和第二输出都从开关输入5Gb / s的两个输出。
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公开(公告)号：KR1019990050538A
公开(公告)日：1999-07-05
申请号：KR1019970069670
申请日：1997-12-17
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 광전송 시스템에서의 데이터 역다중화 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 선형 또는 환형망에서 고속신호를 저속신호로 역다중화한 후에 AU 단위로 타임슬롯을 변경하여 분기 결합 처리가 가능한 종속신호 처리부로 전송하는 분기 결합형 광전송 시스템에서의 데이터 역다중화 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 고속의 광신호를 전기적 신호로 변환하고, 클럭을 추출하는 수신부; 수신된 클럭을 이용하여 전기적 신호를 역다중화하여 저속의 신호로 변환하는 역다중화부; 재생 및 다중 구간의 오버헤드를 처리하는 오버헤드 처리부; 수신된 출력 데이터를 제어신호에 따라 관리 유니트 단위로 타임슬롯을 변경하는 타임슬롯 변경부; 수신된 출력 데이터를 리타이밍하여 출력하는 출력부; 및 재생 및 다중 구간 오버헤드를 감시 처리하고, 감시제어신호를 출력하며, 제어신호를 타임슬롯 변경부로 전달하는 접속 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 광전송망 등에 이용됨.-
公开(公告)号：KR1019990050352A
公开(公告)日：1999-07-05
申请号：KR1019970069471
申请日：1997-12-17
IPC: H04L12/28
Abstract: 본 발명은 10Gb/s 신호인 SDH 계위의 STM-64 데이터를 수신하여 처리하는 시험 대상 유니트에서 STM-64 데이터를 정상적으로 분석하는지 유무를 확인하기 위해서 패턴 발생기에 로딩하여 사용될 STM-64 프레임 패턴을 생성하는 장치로서, STM-64 데이터 분석을 위해서 사용자가 오버헤드 바이트를 직접 지정할 수 있으며 측정할 대상 유니트에서 STM-64 프레임 중 다중/재생 구간의 신호를 정상적으로 처리되었는지 여부를 확인할 수 있도록 B1, B2 패러티 바이트를 소프트웨어적으로 계산하여 삽입하고, 다항식을 갖는 패이로드 데이터 PRBS 패턴 중 사용자가 원하는 패턴으로 지정할 수 있으며 최종 출력은 IUT-T에서 권고한 바와 같이 7단 스크램블링하여 최종 데이터를 생성함으로써, 대상 장치에서 원하는 패턴으로 언제든지 변경이 가능한 효과가 있다.
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