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公开(公告)号：KR1019970031578A
公开(公告)日：1997-06-26
申请号：KR1019950039243
申请日：1995-11-01
Abstract: 본 발명은 유닉스(UNIX) 운영체계 및 인터넷 프로토콜의 환경에서 동작되도록 구성된 광대역 프로토콜 모의 시험장치 및 그 제어방법에 관한 것으로, 광대역 프로토콜 모의시험장치는, ATM 프로토콜 서버(300)가 상기 운용자(340)로 부터 입력되는 명령을 해석하는 운용자 명령 해석기(302); 상기 해석된 명령에 따라 각종 시험을 위한 메시지 및 PDU(Protocol Data Unit)를 생성하는 시험 메시지 제어부(303); 상기 각종 시험을 위한 메시지 및 PDU를 ATM 방식으로 처리하는 ATM 신호 프로토콜 처리부(305); 상기 신호 프로토콜 라이브러리(320)와 운용자 명령 해석기(302) 및 ATM 신호 프로토콜 처리부(305)로 부터의 이벤트를 감지하고 이들 사이의 기능처리를 중계하는 이벤트 처리부(301); 상기 메시지와 PDU를 분석하여 그 결과를 운용자(340)에게 알려주는 ATM신호 프로토콜 감시부; 상기 이벤트 처리부(301)를 통해 상기 ATM 신호 프로토콜 처리부(305)에서 사용하는 타이머 기능 수행하는 타이머 처리부(304) 및, ATM 신호방식 프로토콜 스택중에서 물리계층의 역할을 담당하는 인터넷 프로토콜 처리부(310)를 구비하는 것을 특징으로 하고, 광대역 프로토콜 모의시험장치의 제어방법은, 이벤트 발생 대기상태에서 발생되는 이벤트를 감지하는 제1단계; 상기 이벤트가 운용자 시험 명령이면 시험을 위한 호를 발생시키고 UDP 셀 패킷을 전송하며 시험 명령이 아니면 운용자 명령을 처리하는 제2단계; 상기 이벤트가 호처리 요구이면 그에 따른 UDP 셀 패킷을 전송하는 제3단계 및, 상기 이벤트가 셀 패킷 수신이면 수신된 셀을 결합하여 분석하고 셀 패킷이 아니면 타이머 처리하는 제4단계를 포함하는 것을 특징으로 하여 ATM(Asynchronous Transfer Mode)망과 호스트 인터페이스 장치없이 ATM 호의 접속/절단을 위한 신호 프로토콜을 시험하고 개발할 수 있는 효과가 있다.
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3.发明授权개방형 시리얼 정합 방식을 이용한 메모리 스위칭 컨트롤장치, 그의 동작 방법 및 이에 적용되는 데이터 저장 장치 失效개방시리얼정합방식을이용한메모리스위칭컨트롤장치，그의동작방법및이에적용되는데이터저장장치
公开(公告)号：KR100934227B1
公开(公告)日：2009-12-29
申请号：KR1020070096879
申请日：2007-09-21
Applicant: 한국전자통신연구원
IPC: G06F13/14
CPC classification number: G06F12/0646 , G06F13/1657
Abstract: Provided is a memory switching control apparatus using an open serial interfacing scheme capable of enhancing flexibility, reliability, availability, performance in a data communication processes between a memory and a processing unit and an operating method thereof. The memory switching control apparatus includes: one or more processor interfacing units which perform interfacing with one or more processing units; one or more memory interfacing units which have open-serial-interfacing-scheme memory interfacing ports to interface with data storage devices connected to the memory interfacing ports in a serial interfacing scheme; and a plurality of arbitrating units which are provided corresponding to the memory interfacing units to independently arbitrate usage rights of the processor interfacing units to the memory interfacing units.
Abstract translation: 提供了一种使用能够增强存储器和处理单元之间的数据通信处理中的灵活性，可靠性，可用性，性能的开放串行接口方案的存储器切换控制装置及其操作方法。 该存储器切换控制装置包括：一个或多个处理器接口连接单元，其执行与一个或多个处理单元的接口连接; 一个或多个存储器接口单元，其具有开放串行接口方案存储器接口端口以便以串行接口连接方案与连接到存储器接口端口的数据存储设备接口连接; 以及多个仲裁单元，与存储器接口单元相对应地设置，以独立地仲裁处理器接口单元对存储器接口单元的使用权限。
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4.发明公开
公开(公告)号：KR1020090031058A
公开(公告)日：2009-03-25
申请号：KR1020070096879
申请日：2007-09-21
Applicant: 한국전자통신연구원
IPC: G06F13/14
CPC classification number: G06F12/0646 , G06F13/1657
Abstract: A memory switching control apparatus using open serial interface, operating method thereof, and a data storage device thereof are provided to resolve a bottleneck phenomenon due to a plurality of memory storage devices and a complexity of memory interface by using an open serial interface. A memory matching unit of a memory switching control device run matching line in a minimum speed(S101), and checks the number of matching lines being usable which are connected to the data storage device(S102). The memory matching unit checks the maximum line speed of the checked match line(S103). The memory matching unit operates all the match lines to the checked maximum line speed(S104). The memory matching unit checks out whether the basic operation of the operated lines is normal(S105), measures data delay for the each operated line, and adjusts entire matching line output timing through a compensation for delay between lines(S106). A corresponding memory matching unit performs a memory test through the setup matching line(S107). If the data storage unit being connected is normal, the memory matching unit allocates a system addressing space mapping to data storage device and terminates the initialization procedure after registering to memory port table(S109). If the data storage unit being connected is abnormal, the memory matching unit reports an error state and terminates the initialization procedure without allocation of system addressing space or registering(S110).
Abstract translation: 提供一种使用开放式串行接口的存储器切换控制装置及其数据存储装置，以解决由于多个存储器件引起的瓶颈现象以及使用开放式串行接口的存储器接口的复杂性。 存储器切换控制装置的存储器匹配单元以最小速度运行匹配线（S101），并且检查连接到数据存储装置的可用的匹配线的数量（S102）。 存储器匹配单元检查所检查的匹配线的最大线速度（S103）。 存储器匹配单元将所有匹配线操作为所检查的最大线速度（S104）。 存储器匹配单元检查所操作线路的基本操作是否正常（S105），测量每个操作线路的数据延迟，并且通过对线路之间的延迟进行补偿来调整整个匹配线路输出定时（S106）。 对应的存储器匹配单元通过设置匹配线执行存储器测试（S107）。 如果连接的数据存储单元是正常的，则存储器匹配单元向数据存储设备分配系统寻址空间映射，并且在注册到存储器端口表之后终止初始化过程（S109）。 如果连接的数据存储单元异常，则存储器匹配单元报告错误状态，并终止初始化过程而不分配系统寻址空间或注册（S110）。
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公开(公告)号：KR1020080052737A
公开(公告)日：2008-06-12
申请号：KR1020060124279
申请日：2006-12-08
Applicant: 한국전자통신연구원
IPC: H04L12/721
CPC classification number: H04L45/12 , H04L43/028 , H04L45/20
Abstract: An apparatus and a method for selecting an optimal packet transmission path are provided to prevent loss of packets and keep the sequence of the packets by minimizing the change of existing path when adding or deleting the path. A field value extraction unit(110) extracts a field value corresponding a specified field of a packet which comes into a packet processing system supporting multi paths. A selecting path existence checkup unit transmits the packet if the corresponded field exists. If the path not exists, a path calculator(130) calculates a prime number which not exceeds the available number of paths and assigns the rest which is obtained by dividing the hash value into the next hop index. A path selecting unit(140) selects a search value which is obtained by searching for a hop index table by using the next hop index as a new path.
Abstract translation: 提供了一种用于选择最佳分组传输路径的装置和方法，以防止丢包并通过在添加或删除路径时最小化现有路径的改变来保持分组的顺序。 场值提取单元（110）提取对应于进入支持多路径的分组处理系统的分组的指定字段的字段值。 选择路径存在检查单元如果存在对应的字段则发送分组。 如果路径不存在，路径计算器（130）计算不超过可用路径数量的素数，并且通过将散列值划分为下一跳索引而获得的余数进行分配。 路径选择单元（140）通过使用下一跳索引作为新路径来选择通过搜索跳跃索引表获得的搜索值。
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Patent Agency Ranking
公开(公告)号：KR1019990039680A
公开(公告)日：1999-06-05
申请号：KR1019970059849
申请日：1997-11-13
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 영구 가상 회로를 이용한 대리 광대역 신호 프로토콜 처리 시스템 및 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 ATM 처리장치가 신호를 단순히 중계만 하고 ATM 신호처리 서버가 신호를 대신 처리하는 광대역 신호 프로토콜 처리 시스템 및 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, ATM 단말로부터 입력되는 모든 신호 관련 셀들에 대해서 단순히 중계하는 역할을 수행하는 다수의 신호 중계 수단; 다수의 신호 중계 수단들로부터 전송된 ATM 셀 신호들을 대신 처리하기 위한 신호 처리 수단; 다수의 신호 중계 수단과 신호 처리 수단사이에 각각 구비되며 양방향 통신이 가능한 제 1 연결 수단; 및 신호 처리 수단이 처리 결과에 따른 제어 명령을 다수의 신호 중계 수단으로 각각 전송하고, 다수의 신호 중계 수단이 각각 제어 명령에 따른 응답을 신호 처리 수단으로 전송하기 위한 제 2 연결 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 광대역 신호 프로토콜 처리 시스템 및 방법에 이용됨.-
公开(公告)号：KR100843184B1
公开(公告)日：2008-07-02
申请号：KR1020060124279
申请日：2006-12-08
Applicant: 한국전자통신연구원
IPC: H04L12/721
Abstract: 본 발명은 패킷 전송의 최적 경로 선택 장치 및 그 방법에 관한 것으로, 개시된 최적 경로 선택 장치는 다중 경로를 지원하는 패킷 처리 시스템에 유입된 패킷의 특정 필드에 대응하는 필드 값을 추출하는 필드 값 추출부와, 추출한 필드 값을 해싱한 해시 값을 재계산된 다중 경로 최대 개수로 나눈 나머지를 경로로 선택하여 해당 경로가 존재하면 유입된 패킷을 송신하는 선택 경로 존재 판단부와, 해당 경로가 존재하지 않으면 가용한 경로 개수를 초과하지 않는 소수를 구하여 해시값을 나눈 나머지를 넥스트 홉 인덱스에 할당하는 경로 계산부와, 넥스트 홉 인덱스로 넥스트 홉 인덱스 테이블을 검색하여 검색된 값을 새로운 경로로 선택하는 경로 선택부를 포함하며, 패킷 순서가 뒤바뀌는 현상이나 패킷 손실을 방지할 수 있어 네트워크에 추가적으로 발생할 수 있는 부하를 줄일 수 있으며 고속 포워딩 기능을 수행할 수 있어 패킷 처리 성능을 향상시키는 이점이 있다.
라우터, 최적 경로, 비동일 비용, 경로 선택-
公开(公告)号：KR1020070061066A
公开(公告)日：2007-06-13
申请号：KR1020060041491
申请日：2006-05-09
Applicant: 한국전자통신연구원
IPC: H04L1/18 , H04L12/771 , H04L29/02
Abstract: An apparatus and a method for forwarding a multicast packet of a fast router are provided to reduce the overall number of times of packet copying of a system, and enhance overall efficiency of the system including a switch fabric by making packet copy generated only at an output processor that substantially outputs a packet. An input terminal process(130) provides information about the protocol of an input packet and information about a transmission method. An output-side processor(140) determines whether to copy a packet or not according to the transmission type analyzed by the input-side processor(130), and transmits it. A switch fabric(120) electrically connects the input-side processor(130) and the output-side processor(140).
Abstract translation: 提供了用于转发快速路由器的组播分组的装置和方法，以减少系统的分组复制的总次数，并且通过仅在输出端产生分组拷贝来提高包括交换结构的系统的整体效率 处理器，其基本上输出分组。 输入终端处理（130）提供关于输入分组的协议的信息和关于传输方法的信息。 输出侧处理器（140）根据由输入侧处理器（130）分析的传输类型确定是否复制分组，并将其发送。 交换结构（120）电连接输入侧处理器（130）和输出侧处理器（140）。
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公开(公告)号：KR1020070059833A
公开(公告)日：2007-06-12
申请号：KR1020060041694
申请日：2006-05-09
Applicant: 한국전자통신연구원
IPC: H04L12/771 , H04L12/741 , H04L12/46
CPC classification number: H04L45/7453 , H04L45/08 , H04L45/741 , H04L61/6086
Abstract: An apparatus and a method for processing packets in a fast router are provided to increase system efficiency by reducing the memory of a forwarding information table, which a forwarding processor occupies, and decreasing IPC(Inter Processor Communication) messages between a control processor and the forwarding processor. A fast router comprises a control processor(100), an Ethernet switch(200), and a forwarding processor(300). The control processor(100) comprises a prefix table(110), a next hop table(120), and an L2(Layer 2) address table(130). The forwarding processor(300) comprises input/output processors(310,340), input/output network processors(320,350), and a switch fabric(330). The input processor(310) is comprised of a prefix table(311) and a next hop table(312). The output processor(340) comprises an L2 indirect address table(341), which is directly indexed from the next hop table(312) of the input processor(310), and an L2 direct table, which is composed of a hashing table for destination IP addresses. Also the output processor(340) comprises an IPv4 packet queue(343) and an IPv6 packet queue(344) to store packets according to their respective types until L2 addresses are learned.
Abstract translation: 提供了一种用于在快速路由器中处理分组的装置和方法，以通过减少转发处理器所占用的转发信息表的存储器并且减少控制处理器与转发之间的IPC（处理器间通信）消息来提高系统效率 处理器。 快速路由器包括控制处理器（100），以太网交换机（200）和转发处理器（300）。 控制处理器（100）包括前缀表（110），下一跳表（120）和L2（第二层）地址表（130）。 转发处理器（300）包括输入/输出处理器（310,340），输入/输出网络处理器（320,350）和交换结构（330）。 输入处理器（310）由前缀表（311）和下一跳表（312）构成。 输出处理器（340）包括从输入处理器（310）的下一跳表（312）直接索引的L2间接地址表（341）和L2直接表，其由用于 目标IP地址。 此外，输出处理器（340）包括IPv4分组队列（343）和IPv6分组队列（344），以根据它们各自的类型来存储分组，直到L2学习。
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公开(公告)号：KR100570838B1
公开(公告)日：2006-04-13
申请号：KR1020030093461
申请日：2003-12-18
Applicant: 한국전자통신연구원
IPC: H04L7/02
Abstract: 본 발명은 M개의 위상 조정된 클럭을 이용하여 입력된 병렬 데이터간 스큐를 조정하는 능동 위상 정렬장치에 관한 것이다.
본 발명은, 수신된 N 비트의 병렬 데이터는 고정하고 입력 클럭을 M개의 위상 조정된 클럭으로 출력하는 지연 고정 루프부; 상기 수신된 N 비트의 병렬 데이터를 상기 각 위상 조정된 클럭으로 클럭킹하여 M개의 N 비트 병렬 데이터로 출력하는 제1단 리타이밍부; 상기 병렬 데이터의 복원을 위한 최적 위상의 클럭을 선택하고 상기 제1단 리타이밍부로부터 출력되는 M개의 N 비트 병렬 데이터별로 상기 선택된 최적 위상의 클럭에 의해 상기 각 데이터의 위상이 변경되는 시점에 클럭킹된 데이터를 출력하는 위상 선택부; 및 상기 출력된 데이터의 패스 중 원하는 패스를 선택하고 상기 선택된 데이터 패스간에 발생한 +/-1 스큐의 보정을 통해 데이터를 복원하는 데이터 패스 선택부를 포함한다.
본 발명에 따르면, 병렬 데이터 스큐와 무관하게 데이터 버스를 설계함으로써 시스템 설계 비용 및 시간을 줄일 수 있는 장점이 있다.
위상정렬, 스큐, 병렬 데이터, 위상, 리타이밍, 클럭
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