公开(公告)号：KR100440586B1

公开(公告)日：2004-07-19

申请号：KR1020020031365

申请日：2002-06-04

Applicant: 한국전자통신연구원

Inventor： 김법중 ,  최우영 ,  전종암 ,  변성혁 ,  김학서 ,  장원석 ,  김재영 ,  안병준 ,  이형호

IPC: H04L12/02

Abstract: PURPOSE: A line interface module in a router and a routing system having the same are provided to integrate many line interfaces into a single line interface module and to execute fault management, inter-processor connection, switch interfacing, etc., through the line interface module. CONSTITUTION: A line interface module(10) consists of a sub switching card(13) and a backplane(14). The sub switching card(13) comprises line cards(11,12), a sub switch(131), and switch input-output buffers(133,134). The backplane(14) connects between the line cards(11,12) and the sub switching card(13). Each line card(11,12) comprises physical link ports(111,114,121,124), physical layer interface parts(112,15,122,125), and network processors(113,116,123,126). The network processors(113,116,123,126) process the packet switching and forwarding function of an OSI(Open System Interconnection) 3/4+ layer. The sub switch(131) executes sub switching to target data channels for the data supplied from the line cards(11,12) and the switch input-output buffers(133,134). The switch input-output buffers(133,134) buffer the data inputted/outputted between the switch of a routing system and the sub switch(131).

Abstract translation: 目的：提供路由器中的线路接口模块和具有该线路接口模块的路由系统，以将多个线路接口集成到单个线路接口模块中，并通过线路接口执行故障管理，处理器间连接，交换机接口等 模块。 构成：线路接口模块（10）由子交换卡（13）和背板（14）组成。 子交换卡（13）包括线卡（11,12），子开关（131）和开关输入输出缓冲器（133,134）。 背板（14）连接线卡（11,12）和副切换卡（13）之间。 每个线卡（11,12）包括物理链路端口（111,114,121,124），物理层接口部分（112,15,122,125）和网络处理器（113,116,123,126）。 网络处理器（113,116,123,126）处理OSI（开放系统互连）3/4 +层的分组交换和转发功能。 子开关（131）对线卡（11,12）和开关输入输出缓冲器（133,134）提供的数据执行子切换，以达到目标数据通道。 开关输入 - 输出缓冲器（133,134）缓冲在路由系统的开关和子开关（131）之间输入/输出的数据。

公开(公告)号：KR1020010009727A

公开(公告)日：2001-02-05

申请号：KR1019990028262

申请日：1999-07-13

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최은창 ,  이범철 ,  정태식 ,  최우영

IPC: H03B5/14

Abstract: PURPOSE: A two-stage ring voltage controlling oscillator by using a couple of variable delay elements is provided to carry out the function as a voltage controlling oscillator even if accuracy, security and reappearance in the manufacturing progress aren't outstanding. CONSTITUTION: A two-stage ring voltage controlling oscillator by using a couple of variable delay elements includes the first analog mixer(321), the fist variable delay element portion(33), the first, M-delay or reversing element(323), the second, M-delay or reversing element(322), the second analog mixer(331), the second variable delay element portion(33), the second M-delay or reversing element(333) and the second, first delay or reversing element(332). In the first analog mixer(321) of the fist variable delay element portion(33) inputs the output of the first, M-delay or reversing element(323) and output of the second, M-delay or reversing element(322) and mixes them with analog and outputs them with the input of the first, first delay or reversing element(322). The first, first delay or reversing element(322) and the first, M-delay or reversing element(323) generate the delayed or reversed signal with adding the amplitude of the input signal. The second analog mixer(331) of the second variable delay element portion(33) inputs the output of the second M-delay or reversing element(333) and output of the second, M-delay or reversing element(332) and mixes them with analog and outputs them with the input of the second, first delay or reversing element(332). The second, first delay or reversing element(322) and the second, M-delay or reversing element(333) generate the delayed or reversed signal with adding the amplitude of the input signal.

Abstract translation: 目的：提供使用两个可变延迟元件的两级环形电压控制振荡器，即使在制造进度中的准确性，安全性和再现性不突出的情况下也能够实现作为电压控制振荡器的功能。 构成：通过使用一对可变延迟元件的两级环形电压控制振荡器包括第一模拟混频器（321），第一可变延迟元件部分（33），第一M延迟或反向元件（323）， 第二M延迟或反转元件（322），第二模拟混频器（331），第二可变延迟元件部分（33），第二M延迟或反转元件（333）和第二延迟或反转元件 元件（332）。 在第一可变延迟元件部分（33）的第一模拟混合器（321）中，输入第一M延迟或反向元件（323）的输出和第二M延迟或反向元件（322）的输出和 将它们与模拟混合并输出它们与第一，第一延迟或反向元件（322）的输入。 第一，第一延迟或反向元件（322）和第一M延迟或反向元件（323）通过增加输入信号的幅度产生延迟或反转的信号。 第二可变延迟元件部分（33）的第二模拟混合器（331）输入第二M延迟或反向元件（333）的输出和第二M延迟或反向元件（332）的输出并将它们混合 并具有第二，第一延迟或反向元件（332）的输入。 第二，第一延迟或反向元件（322）和第二M延迟或反向元件（333）通过增加输入信号的幅度产生延迟或反转的信号。

公开(公告)号：KR101711698B1

公开(公告)日：2017-03-02

申请号：KR1020140062854

申请日：2014-05-26

Applicant: 한국전자통신연구원

Inventor： 최우영

IPC: G06F13/40 ,  G06F13/364 ,  G06F13/42 ,  G06F13/20

CPC classification number: G06F13/364 ,  G06F13/36 ,  G06F13/4282

Abstract: 데이터처리방법, 및데이터처리장치가개시된다. 마스터디바이스로부터수신한신호에포함된디바이스어드레스가등록된그룹디바이스어드레스인지여부를판단하는단계; 및상기디바이스어드레스가등록된그룹디바이스어드레스인경우, 상기등록된그룹디바이스어드레스에매핑된하나이상의슬레이브디바이스에액세스하여데이터를처리하는단계를포함할수 있다.

Abstract translation: 公开了一种数据处理方法和数据处理装置。 数据处理方法可以包括确定包括在从主设备接收的信号中的设备地址是否是注册的组设备地址，以及当设备地址是该设备地址时通过访问映射到所注册的组设备地址的一个或多个从设备来处理数据 注册组设备地址。

公开(公告)号：KR1020150135835A

公开(公告)日：2015-12-04

申请号：KR1020140062854

申请日：2014-05-26

Applicant: 한국전자통신연구원

Inventor： 최우영

IPC: G06F13/40 ,  G06F13/364 ,  G06F13/42 ,  G06F13/20

CPC classification number: G06F13/364 ,  G06F13/36 ,  G06F13/4282 ,  G06F13/40 ,  G06F13/20 ,  G06F13/404 ,  G06F13/42 ,  Y02D10/14

Abstract: 데이터처리방법, 및데이터처리장치가개시된다. 마스터디바이스로부터수신한신호에포함된디바이스어드레스가등록된그룹디바이스어드레스인지여부를판단하는단계; 및상기디바이스어드레스가등록된그룹디바이스어드레스인경우, 상기등록된그룹디바이스어드레스에매핑된하나이상의슬레이브디바이스에액세스하여데이터를처리하는단계를포함할수 있다.

Abstract translation: 公开了一种处理数据的方法和数据处理装置。 该方法包括以下步骤：确定包括在从主设备接收的信号中的设备地址是否是注册组设备地址; 并且当设备地址是注册组设备地址时，通过访问映射到注册组设备地址的一个或多个从设备来处理数据。

公开(公告)号：KR1020140123713A

公开(公告)日：2014-10-23

申请号：KR1020130040871

申请日：2013-04-15

Applicant: 한국전자통신연구원

Inventor： 최우영

IPC: G06F13/14

Abstract: 직렬 인터페이스를 통한 디바이스 접근 장치는 하나의 마스터에 직렬 인터페이스를 통해 연결된 복수의 슬레이브 디바이스를 그룹 디바이스 어드레스를 사용하여 적어도 하나의 슬레이브 디바이스에 동시 접근하여 마스터로부터의 명령에 따라 읽기 및 쓰기 접속 명령을 처리한다.

Abstract translation: 一种用于通过串行接口访问设备的装置，使用相对于通过串行接口连接到主机的多个从设备的组设备地址同时访问至少一个从设备，并根据串行接口处理读取和写入访问指令 来自主人的指示。

公开(公告)号：KR101003102B1

公开(公告)日：2010-12-21

申请号：KR1020080093809

申请日：2008-09-24

Applicant: 한국전자통신연구원

Inventor： 김법중 ,  김학서 ,  최우영 ,  안병준

IPC: G06F9/46 ,  G06F12/02 ,  G06F9/22

CPC classification number: G06F12/02 ,  G06F9/4403

Abstract: 본 발명은 멀티 프로세싱 유닛에 대해 각자 개별적으로 운용 가능하며, 메모리 어드레스 영역을 변경 가능한 멀티 프로세싱 유닛에 대한 메모리 매핑장치에 대한 것이다. 이를 위해 본 발명은 복수의 프로세싱 유닛과 복수의 메모리 사이를 정합하는 적어도 하나의 메모리 정합부, 각 메모리에 대한 억세스 제어, 및 중재를 수행하는 메모리 컨트롤러, 각 프로세싱 유닛에 대한 윈도우 맵을 구비하며, 윈도우 맵을 참조하여 각 프로세싱 유닛에 각 메모리를 대응시키고, 대응된 메모리의 어드레스 영역의 일 영역을 할당하는 메모리 매핑부, 및 각 프로세싱 유닛 중 어느 하나의 메모리 사용 요구에 응답하여 메모리 사용 요구가 발생한 프로세싱 유닛에 대해 윈도우 맵을 가변하는 윈도우 맵 가변부를 구비한다.
멀티 프로세싱 유닛, 윈도우 맵, 메모리, 어드레스 영역

公开(公告)号：KR1020100034591A

公开(公告)日：2010-04-01

申请号：KR1020080093809

申请日：2008-09-24

Applicant: 한국전자통신연구원

Inventor： 김법중 ,  김학서 ,  최우영 ,  안병준

IPC: G06F9/46 ,  G06F12/02 ,  G06F9/22

CPC classification number: G06F12/02 ,  G06F9/4403

Abstract: PURPOSE: A memory mapping method for a multi processing unit and a device thereof are provided to minimize time delay, collision and bottleneck phenomena generated when each processing unit accesses a memory. CONSTITUTION: At least one memory matching unit(114,119,130) matches a plurality of processing units(102,104,106) with a plurality of memories. Memory controllers(107,108,109,126,127,128,129) perform access control and arbitration for each memory. The memory mapping unit maps one area of the entire address area of a corresponding memory. A window map varying unit varies a window map about a processing unit in which a memory use request is generated.

Abstract translation: 目的：提供一种用于多处理单元及其装置的存储器映射方法，以最小化每个处理单元访问存储器时产生的时间延迟，冲突和瓶颈现象。 构成：至少一个存储器匹配单元（114,119,130​​）与多个处理单元（102,104,106）与多个存储器匹配。 存储器控制器（107,108,109,126,127,128,129）对每个存储器执行访问控制和仲裁。 存储器映射单元映射相应存储器的整个地址区域的一个区域。 窗口图变化单元改变关于生成存储器使用请求的处理单元的窗口图。

公开(公告)号：KR100934227B1

公开(公告)日：2009-12-29

申请号：KR1020070096879

申请日：2007-09-21

Applicant: 한국전자통신연구원

Inventor： 김법중 ,  최우영 ,  남국진 ,  안병준

IPC: G06F13/14

CPC classification number: G06F12/0646 ,  G06F13/1657

Abstract: Provided is a memory switching control apparatus using an open serial interfacing scheme capable of enhancing flexibility, reliability, availability, performance in a data communication processes between a memory and a processing unit and an operating method thereof. The memory switching control apparatus includes: one or more processor interfacing units which perform interfacing with one or more processing units; one or more memory interfacing units which have open-serial-interfacing-scheme memory interfacing ports to interface with data storage devices connected to the memory interfacing ports in a serial interfacing scheme; and a plurality of arbitrating units which are provided corresponding to the memory interfacing units to independently arbitrate usage rights of the processor interfacing units to the memory interfacing units.

Abstract translation: 提供了一种使用能够增强存储器和处理单元之间的数据通信处理中的灵活性，可靠性，可用性，性能的开放串行接口方案的存储器切换控制装置及其操作方法。 该存储器切换控制装置包括：一个或多个处理器接口连接单元，其执行与一个或多个处理单元的接口连接; 一个或多个存储器接口单元，其具有开放串行接口方案存储器接口端口以便以串行接口连接方案与连接到存储器接口端口的数据存储设备接口连接; 以及多个仲裁单元，与存储器接口单元相对应地设置，以独立地仲裁处理器接口单元对存储器接口单元的使用权限。

公开(公告)号：KR100900067B1

公开(公告)日：2009-06-01

申请号：KR1020070130346

申请日：2007-12-13

Applicant: 한국전자통신연구원 ,  연세대학교 산학협력단

Inventor： 이승우 ,  이범철 ,  성창경 ,  최우영 ,  이정희 ,  박대근 ,  황현용 ,  박영호

IPC: H04L7/02

CPC classification number: H04L7/02 ,  G06F1/06

Abstract: An apparatus and method for clock synchronization are provided to improve the frequency resolution of the clock by changing the phase of clock. The apparatus for clock synchronization comprises the clock generation board(100), the clock selection part(110), and the visual information generating unit(120) and an offset calculation unit(130). The reference clock is input to the clock generation board and the clock generation board outputs a plurality of clocks. A plurality of clocks has the different phase. The clock selection part outputs one among a plurality of clocks. The visual information generating unit produces the time related information of the selected clock. The offset calculation unit calculates the goal frequency offset. The frequency offset calculation is performed by using the visual information and sync message etc.

Abstract translation: 提供用于时钟同步的装置和方法，以通过改变时钟的相位来改善时钟的频率分辨率。 用于时钟同步的装置包括时钟产生板（100），时钟选择部分（110）和视觉信息产生单元（120）和偏移计算单元（130）。 参考时钟输入到时钟生成板，时钟生成板输出多个时钟。 多个时钟具有不同的相位。 时钟选择部分输出多个时钟之一。 视觉信息生成单元产生所选择的时钟的时间相关信息。 偏移计算单元计算目标频率偏移。 通过使用视觉信息和同步信息等进行频率偏移计算

公开(公告)号：KR1020090031058A

公开(公告)日：2009-03-25

申请号：KR1020070096879

申请日：2007-09-21

Applicant: 한국전자통신연구원

Inventor： 김법중 ,  최우영 ,  남국진 ,  안병준

IPC: G06F13/14

CPC classification number: G06F12/0646 ,  G06F13/1657

Abstract: A memory switching control apparatus using open serial interface, operating method thereof, and a data storage device thereof are provided to resolve a bottleneck phenomenon due to a plurality of memory storage devices and a complexity of memory interface by using an open serial interface. A memory matching unit of a memory switching control device run matching line in a minimum speed(S101), and checks the number of matching lines being usable which are connected to the data storage device(S102). The memory matching unit checks the maximum line speed of the checked match line(S103). The memory matching unit operates all the match lines to the checked maximum line speed(S104). The memory matching unit checks out whether the basic operation of the operated lines is normal(S105), measures data delay for the each operated line, and adjusts entire matching line output timing through a compensation for delay between lines(S106). A corresponding memory matching unit performs a memory test through the setup matching line(S107). If the data storage unit being connected is normal, the memory matching unit allocates a system addressing space mapping to data storage device and terminates the initialization procedure after registering to memory port table(S109). If the data storage unit being connected is abnormal, the memory matching unit reports an error state and terminates the initialization procedure without allocation of system addressing space or registering(S110).

Abstract translation: 提供一种使用开放式串行接口的存储器切换控制装置及其数据存储装置，以解决由于多个存储器件引起的瓶颈现象以及使用开放式串行接口的存储器接口的复杂性。 存储器切换控制装置的存储器匹配单元以最小速度运行匹配线（S101），并且检查连接到数据存储装置的可用的匹配线的数量（S102）。 存储器匹配单元检查所检查的匹配线的最大线速度（S103）。 存储器匹配单元将所有匹配线操作为所检查的最大线速度（S104）。 存储器匹配单元检查所操作线路的基本操作是否正常（S105），测量每个操作线路的数据延迟，并且通过对线路之间的延迟进行补偿来调整整个匹配线路输出定时（S106）。 对应的存储器匹配单元通过设置匹配线执行存储器测试（S107）。 如果连接的数据存储单元是正常的，则存储器匹配单元向数据存储设备分配系统寻址空间映射，并且在注册到存储器端口表之后终止初始化过程（S109）。 如果连接的数据存储单元异常，则存储器匹配单元报告错误状态，并终止初始化过程而不分配系统寻址空间或注册（S110）。