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公开(公告)号：KR1019980045415A
公开(公告)日：1998-09-15
申请号：KR1019960063597
申请日：1996-12-10
IPC: H01L21/331
Abstract: 본 발명은 얇은 컬렉터(collector)와 두꺼운 컬렉터를 동일한 기판상에 형성하는 바이폴라 트랜지스터의 컬렉터 제조방법에 관한 것으로서, 얇은 컬렉터 영역과 두꺼운 컬렉터 영역을 정의하고 선택적 단결정 박먹 성장법을 이용하여 컬렉터 박막을 동시에 성장한 후, 얇은 컬렉터 영역에 선택적으로 이온주입하고, 다시 선택적 단결정 박막 성장법을 이용하여 컬렉터 박막을 성장함으로써 이온 주입된 영역에는 얇은 컬렉터가, 이온 주입되지 않은 영역에는 두꺼운 컬렉터가 형성되도록 하여 컬렉터의 두께가 서로 다른 트랜지스터를 동일 기판상에 형성할 수 있다.
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公开(公告)号：KR100137552B1
公开(公告)日：1998-06-01
申请号：KR1019940035491
申请日：1994-12-21
IPC: H01L21/331
Abstract: 본 발명에서는, 쌍극자 트랜지스터의 컬렉터 접합층에 금속성 박막의 컬렉터 메몰층을 증착시킨 후 소자격리영역을 식각하여 외부컬렉터 저항을 최소화하고, 절연막과 다결정막을 증착하여 기판에 직접 접합시키고 반대편의 기판을 기계화 연마로 평탄화시킨다.
이로써, 컬렉터 접합층의 전류와 같은 방향의 측면저항이 금속성 컬렉터 메몰층에 의해 거의 없어지므로 고속 및 고주파특성 등의 트랜지스터 성능향상을 얻을 수 있다.-
公开(公告)号：KR1019960026419A
公开(公告)日：1996-07-22
申请号：KR1019940033903
申请日：1994-12-13
IPC: H01L21/328
Abstract: 본 발명은 SOI(Silicon On Insulator)기판에 관한 것으로서, 보다 상세하게는 선택적 박막성장법(selective epitaxialgrowth)과 직접기판접합(direct wafer bonding)을 이용하여 활성영역이 격리된 SOI기판을 제조하는 방법과 이 SOI기판을이용하여 자기정렬 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명의 SOI 기판은 직접본딩(direct bonding)된 접합기판의 전면에 형성된 제2절연층과, 상기 제2절연층 상부에 형성되어 평탄화된 제1절연층과 활성층을 구비하고, 상기 활성층(31)은 제1절연층(23a)에 의해 격리된다.
본 발명의 자기정렬 바이폴라 트랜지스터는 소자격리된 SOI기판의 활성층을 매몰 콜렉터로 이용하여 제작된다.-
公开(公告)号：KR1019940010517B1
公开(公告)日：1994-10-24
申请号：KR1019910021084
申请日：1991-11-25
IPC: H01L21/328
Abstract: The method provides a high-speed bipolar device which is useful in computers, communication and high-speed information systems. The method comprises the step of: defining electrodes (7,8,9) emitter, base and collector contacts by a trench-etching method and isolating them with oxide film (13), doing independently impurity doping in inactive (12) and active (14) regions by applying BSG oxide film (2) to the single polycrystalline silicon layer (1) accumulating nitrate film (3) as well as polycrystalline silicon film and stripping chemically side nitrate film (3) for controlling easily etching end-point, protecting BSG oxide film (2).
Abstract translation: 该方法提供了一种在计算机，通信和高速信息系统中有用的高速双极器件。 该方法包括以下步骤：通过沟槽蚀刻方法限定电极（7,8,9）发射极，基极和集电极触点，并用氧化物膜（13）分离它们，独立地进行杂质掺杂在非活性（12）和活性（ 通过将BSG氧化物膜（2）施加到积聚硝酸盐膜（3）的单个多晶硅层（1）以及多晶硅膜和剥离化学侧硝酸盐膜（3）上以控制容易蚀刻终点，保护 BSG氧化膜（2）。
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公开(公告)号：KR1019940016885A
公开(公告)日：1994-07-25
申请号：KR1019920024456
申请日：1992-12-16
IPC: H01L29/73
Abstract: 본 발명은 정보의 고속처리와 신호의 선형성을 필요로하는 시스템에 적용될 수 있는 PSA바이폴라 소자의 제조방법에 관한 것으로서, 다결정 실리콘을 이용하여 에미터, 베이스, 콜렉터 전극 및 활성영역을 동시에 자기정렬 시키므로써 소자의 면적과 기생접합 용량의 최소화를 기하는 PSA바이폴라 소자의 제조방법을 제공하는데 그 목적이 있다.
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Patent Agency Ranking
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公开(公告)号：KR100243348B1
公开(公告)日：2000-02-01
申请号：KR1019970061587
申请日：1997-11-20
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 기판상에 선택적 단결정 박막 성장 시, 단결정 박막과 산화규소막의 계면에 결정 결함(crystal defect) 및 사면(facet)이 존재하는 것을 방지할 수 있는 선택적 단결정 성장방법을 제공한다.
본 발명에 따른 선택적 단결정 박막 성장방법은 반도체 기판상에 제 1 산화규소막, 제 1 질화규소막, 제 2 산화규소막 및 제 2 질화규소막을 차례로 도포하고, 상기 형성된 규소막들을 소정의 폭으로 제거하여 반도체 기판을 노출시키는 개구를 형성하되, 상기 제 2 산화규소막을 다른 규소막 보다 큰 폭으로 제거하여 상기 개구의 측벽이 오목부를 가지도록 형성하고, 노출된 반도체 기판상에 단결정박막을 형성한 후, 이 단결정 박막의 표면에 산화규소막을 형성하고, 제 2 질화규소막을 제거하는 동시에, 노출된 단결정 박막의 측면부를 제거한 후, 그 측면을 열산화 하여 측벽 열 산화규소막을 형성한 후, 기판의 전면에 반도체 박막을 형성하고, 단결정 박막상의 산화규소막과 제 2 산화규소막상의 반도체박막을 제거하여 표면을 평탄화한다.-
公开(公告)号：KR100241353B1
公开(公告)日：2000-02-01
申请号：KR1019970055648
申请日：1997-10-28
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: 본 발명은 초자기 정렬(super-self-aligned) 쌍극자 트랜지스터(bipolar transistor) 제조 방법에 관한 것이다. 종래 쌍극자 트랜지스터 제조방법에서 베이스 에피 박막을 성장한 후에 측벽 산화규소막을 형성함으로써 발생되는 건식 식각으로 인한 에미터-베이스 계면 손상을 방지하기 위해, 본 발명에서는 측벽 질화규소막을 먼저 형성한 후 베이스 박막을 성장함으로써, 에미터-베이스 접합 누설 전류를 줄이고, 한편 이로 인한 고속 고주파 동작 특성의 저하를 방지할 수 있으며, 베이스-컬렉터 접합 용량을 이론적인 한계로 최소화 시킬 수 있는 고속 고주파 성능이 우수한 트랜지스터 제조 공정 방법을 제공한다.
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公开(公告)号：KR1019990041056A
公开(公告)日：1999-06-15
申请号：KR1019970061587
申请日：1997-11-20
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 기판상에 선택적 단결정 박막 성장 시, 단결정 박막과 산화규소막의 계면에 결정 결함(crystal defect) 및 사면(facet)이 존재하는 것을 방지할 수 있는 선택적 단결정 성장방법을 제공한다.
본 발명에 따른 선택적 단결정 박막 성장방법은 반도체 기판상에 제 1 산화규소막, 제 1 질화규소막, 제 2 산화규소막 및 제 2 질화규소막을 차례로 도포하고, 상기 형성된 규소막들을 소정의 폭으로 제거하여 반도체 기판을 노출시키는 개구를 형성하되, 상기 제 2 산화규소막을 다른 규소막 보다 큰 폭으로 제거하여 상기 개구의 측벽이 오목부를 가지도록 형성하고, 노출된 반도체 기판상에 단결정박막을 형성한 후, 이 단결정 박막의 표면에 산화규소막을 형성하고, 제 2 질화규소막을 제거하는 동시에, 노출된 단결정 박막의 측면부를 제거한 후, 그 측면을 열산화 하여 측벽 열 산화규소막을 형성한 후, 기판의 전면에 반도체 박막을 형성하고, 단결정 박막상의 산화규소막과 제 2 산화규소막상의 반도체박막을 제거하여 표면을 평탄화한다.-
公开(公告)号：KR100161200B1
公开(公告)日：1999-02-01
申请号：KR1019950050530
申请日：1995-12-15
IPC: H01L21/331
Abstract: 본 발명은 자기정렬(self-align) 방법에 의한 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 그 특성은 바이폴러 트랜지스터의 제조방법에 있어서, 규소 기판 위에 제 1 절연막 패턴을 형성하고 제 1 전도형 불순물을 이온주입하고 열처리하여 매몰층을 형성하는 제 1 공정과, 상기 웨이퍼 상에 제 2 절연막으로 소정의 활성영역을 정의하고 제 1 전도형 불순물이 첨가된 단결정 규소 박막을 선택적으로 성장시키고 감광막을 마스크로 컬렉터 싱커 부분에 고농도로 제 1 전도형 불순물을 첨가하는 제 2 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 완충용 규소 박막과 제 2 전도형 불순물이 첨가된 베이스 박막을 순차적으로 성장시킨 다음 제 1 전도형 불순물이 첨가된 에미터 박막과 제 3 절연막을 순차적으로 적층하고 감광막으로 에미터를 정의하고 절연 막과 에미터 박막을 순차적으로 건식식각한 다음 비활성 베이스영역에 제 2 전도형 불순물을 이온주입하는 제 3 공정과, 상기 감광막을 제거하고 베이스 전극부분을 감광막으로 정의하고 베이스 박막과 규소 박막을 건식식각하는 제 4 공정과, 상기 감광막을 제거하고 웨이퍼 전면에 제 4 절연막을 적층한 후 열처리하여 에미터 박막내의 불순물을 확산시켜 에미터를 형성하고 감광막으로 베이스 전극부분을 정의하는 제 5 공정과, 상기 감광막을 마스크로 하여 제 4 절연막을 건식식각하여 에미터 박막의 측면에 측면절연막을 형성함과 동시에 베이스 전극이 형성되는 부분의 절연막을 식각하여 베이스 박막을 노출시킨 후 제 2 전도형 불순물을 고농도로 이온주입하는 제 6 공정과, 상기 감광막을 제거하고 노출된 베이스 박막 상에 선택적으로 베이스 전 극용 박막을 형성시키고 제 5 절연막을 적층하는 제 7 공정과, 상기 절연막을 평탄화하여 에미터 박막 위의 제 5 절연막을 제거하여 에미터 박막 위의 제 3 절연막을 노출시키는 제 8 공정과, 상기 노출된 제 3 절연막을 식각하여 에미터 접점을 형성하는 제 9 공정과, 감광막으로 베이스와 컬렉터 접점을 정의하고 절연막을 식각하여 접점을 형성하는 제 10 공정 및 상기 감광막을 제거하고 금속 전극을 형성하는 제 1 공정을 포함하는 데에 있으므로, 본 발명은 규소 게르마늄을 베이스로 사용하여 에미터(Emitter)와 베이스의 에너지 띠의 차이(energy bandgap)에 의해 전위장벽이 형성되어 에미터에서 베이스로의 반송자(carrier)의 주입은 증가되는 반면 베이스에서 에미터로의 반송자의 주입은 차단되어 결과적으로 전류이득이 증가되는 데에 그 효과가 있다.
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