公开(公告)号：KR100296707B1

公开(公告)日：2001-08-07

申请号：KR1019970048279

申请日：1997-09-23

Applicant: 한국전자통신연구원

Inventor： 조덕호 ,  이수민 ,  한태현 ,  염병렬

IPC: H01L29/70

Abstract: PURPOSE: A bipolar transistor and a method for fabricating the same are provided to improve a characteristic of high frequency by reducing a junction capacitance between a collector and a base and leakage current of the base. CONSTITUTION: A buried layer(12) is formed on the first conductive silicon substrate(11). The second conductive type collector film(13) is formed thereon. A pad oxide layer and the first nitride layer are formed on the second conductive type collector layer(13). A field oxide layer(16) is grown on the collector layer(13). The second conductive type collector sinker(17) is formed by implanting and diffusing the second conductive dopnats. A thermal oxide layer(18) is grown on the second conductive type collector sinker(17). The second nitride layer and an oxide layer are laminated thereon. An oxygen ion region is formed within the second conductive type collector layer(13). The oxygen ion region is changed into a buried oxide layer(21A) by performing a thermal process. The first conductive base layer is grown on an exposed portion of the second conductive type collector layer(13). The second conductive emitter layer(23) and the third nitride layer are laminated thereon. An insulating layer spacer is formed on a side of an emitter layer pattern(23). The second conductive emitter region(25) is formed in an intrinsic base region(22B). A metal silicide layer(26) is formed on the emitter layer pattern(23) and an extrinsic base region(22A).

公开(公告)号：KR100275544B1

公开(公告)日：2001-01-15

申请号：KR1019950052694

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

CPC classification number: H01L29/66242 ,  H01L29/7378

Abstract: PURPOSE: A fabrication method of a super self-aligned bipolar transistor is provided to enhance a driving speed and to reduce a parasitic capacitance by using a selective collector growth. CONSTITUTION: A first oxide(3-3), a base electrode(3-4) and a second oxide(3-5) are sequentially formed on a semiconductor substrate(3-1) having a buried collector(3-2). A collector thin film(3-8) is selectively growth in an active region by using an SEG(Selective Epitaxial Growth). A base composed of a Si(3-9)/ an undoped SiGe(3-10)/ a doped SiGe(3-11) and a silicide film(3-13) are sequentially formed on the resultant structure. After defining an emitter region, an insulating spacer(3-15) is formed at both sidewalls of the emitter region. An emitter film(3-16) is selectively grown on the emitter region. An emitter electrode(3-17) is deposited on the emitter film and a passivation insulator(3-18) is deposited on the emitter electrode.

Abstract translation: 目的：提供超自对准双极晶体管的制造方法，以通过使用选择性集电极生长来增强驱动速度和降低寄生电容。 构成：在具有埋集体（3-2）的半导体衬底（3-1）上依次形成第一氧化物（3-3），基极（3-4）和第二氧化物（3-5）。 集电极薄膜（3-8）通过使用SEG（选择性外延生长）在活性区域中选择性生长。 在所得结构上依次形成由Si（3-9）/未掺杂的SiGe（3-10）/掺杂SiGe（3-11）和硅化物膜（3-13）组成的基底。 在限定发射极区域之后，在发射极区域的两个侧壁处形成绝缘间隔物（3-15）。 在发射极区域选择性地生长发射极膜（3-16）。 发射电极（3-17）沉积在发射极膜上，钝化绝缘体（3-18）沉积在发射极上。

公开(公告)号：KR100275537B1

公开(公告)日：2001-01-15

申请号：KR1019970058837

申请日：1997-11-07

Applicant: 한국전자통신연구원

Inventor： 한태현 ,  염병렬 ,  조덕호 ,  이수민

IPC: H01L29/70

Abstract: PURPOSE: A method for fabricating a bipolar transistor using over-growth of a collector epitaxial layer is provided to improve a boundary characteristic between epitaxial layers formed with a field oxide layer and a collector layer. CONSTITUTION: The first collector epitaxial layer(3) is grown on a whole surface of a wafer(1). A silicon dioxide layer is grown on the whole surface of the wafer(1). A surface of a silicon is exposed. The second collector epitaxial layer(6) is grown on the exposed silicon. An etch back process for the second collector epitaxial layer(6) is performed. The second collector epitaxial layer(6) is masked by using the nitride/oxide layer. A silicon dioxide layer is grown on the exposed the first and the second collector epitaxial layer(3,6). A collector sinker(10) is formed thereon. A field oxide layer(11) is grown on the collector sinker(10). A base epitaxial layer(12) is grown on the second collector epitaxial layer(6). An emitter polysilicon layer(15) and a nitride layer(16) are formed thereon. A sidewall oxide layer(17) is formed on a side of the emitter polysilicon layer(15). An inactive base(19) is formed by implanting boron ions. A metallic silicide layer(22) is formed on the emitter polysilicon layer(15) and the inactive base(19). An oxide layer(23), a contact point, and metallic lines(24,25,26) are formed on the whole surface of the wafer(1).

Abstract translation: 目的：提供一种使用集电极外延层的过度生长制造双极晶体管的方法，以改善由场氧化物层和集电极层形成的外延层之间的边界特性。 构成：第一收集器外延层（3）在晶片（1）的整个表面上生长。 在晶片（1）的整个表面上生长二氧化硅层。 暴露硅的表面。 在暴露的硅上生长第二集电极外延层（6）。 执行用于第二集电极外延层（6）的回蚀工艺。 通过使用氮化物/氧化物层掩蔽第二集电体外延层（6）。 在暴露的第一和第二集电极外延层（3,6）上生长二氧化硅层。 在其上形成收集器沉降片（10）。 在集电极沉降片（10）上生长场氧化物层（11）。 在第二集电极外延层（6）上生长基极外延层（12）。 在其上形成发射极多晶硅层（15）和氮化物层（16）。 在发射极多晶硅层（15）的一侧上形成侧壁氧化物层（17）。 通过注入硼离子形成非活性碱（19）。 在发射极多晶硅层（15）和非活性碱（19）上形成金属硅化物层（22）。 在晶片（1）的整个表面上形成氧化物层（23），接触点和金属线（24,25,26）。

公开(公告)号：KR100233834B1

公开(公告)日：1999-12-01

申请号：KR1019960063185

申请日：1996-12-09

Applicant: 한국전자통신연구원 ,  주식회사 와이즈파워

Inventor： 조덕호 ,  이수민 ,  한태현 ,  염병렬 ,  편광의

IPC: H01L29/74

CPC classification number: H01L29/66242 ,  H01L29/7378

Abstract: 본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 소자격리 및 컬렉터가 형성된 반도체 기판상에 하부 질화막, 산화막, 다결정규소막 및 상부 질화막을 연속적으로 도포하고, 에미터 마스크를 사용하여 상부 질화막과 다결정규소막을 연속적으로 건식 식각한 후 측벽 질화막을 형성하고, 산화막을 선택적 습식 식각하여 측면 베이스링커 개구를 형성하고, 베이스링커 개구를 다결정규소로 매몰하고, 베이스링커의 개구에 매몰된 다결정규소막을 산화시킨 후 선택적 습식식각에 의하여 산화막을 제거하고 노출된 하부 질화막을 제거한 후 노출된 표면에 베이스막으로 규소/규소게르마늄을 성장하고, 규소/규소게르마늄막상에 에미터를 형성하므로써, 웨이퍼내에서 균일한 특성을 갖고 속도 특성이 무수한 자기정렬 규소/규소� ��르마늄 쌍극자 트랜지스터 제조방법이 개시된다.

公开(公告)号：KR100212693B1

公开(公告)日：1999-08-02

申请号：KR1019960065726

申请日：1996-12-14

Applicant: 한국전자통신연구원 ,  삼진컴퓨터 주식회사 ,  기륭전자 주식회사

Inventor： 염병렬 ,  이수민 ,  조덕호 ,  한태현

IPC: H01L27/06

CPC classification number: H01L29/66477 ,  H01L29/1054 ,  H01L29/41766 ,  H01L29/456 ,  H01L29/66651

Abstract: 본 발명은 모스 전계 트랜지스터(Metal-Oxide-Silicon Field Transistor; MOSFET) 및 그 제조방법에 관한 것으로, 실리콘 혹은 실리콘게르마늄 결정박막을 성장하여 채널로 사용하므로써 문턱전압의 조절을 용이하게 하고 동시에 문턱전압의 균일도를 개선하며, 소스와 드레인을 절연막으로 격리하므로써 채널의 길이가 작아짐에 따라 항복전압의 감소, 펀치드루(punch-through)효과 및 드레인 유도성 전위장벽저하(DIBL: drain-induced barrier lowering)와 같이 소자성능이 열화되는 현상을 방지하여 고속화 고주파화 고출력화를 동시에 이를 수 있는 모스 전계 트랜지스터 및 그 제조방법에 관한 것이다.

公开(公告)号：KR1019990038887A

公开(公告)日：1999-06-05

申请号：KR1019970058761

申请日：1997-11-07

Applicant: 한국전자통신연구원

Inventor： 조덕호 ,  이수민 ,  염병렬 ,  한태현

IPC: H01L29/737

Abstract: 본 발명은 실리콘 직접접합 방법에 의한 실리콘게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, P
+ 실리콘기판 위에 P
- 박막이 형성된 반도체기판 위에 P
+ 박막과 산화막을 차례로 도포한 후 마스크를 사용하여 상기 산화막 및 P
+ 박막을 식각하고 측벽절연막을 형성하여 비활성베이스 영역을 형성한 후, N
- 컬렉터 박막과 N
+ 매몰층을 연속적으로 도포하여 N
- 컬렉터 및 컬렉터 싱커를 형성하는 단계; 산화막을 도포하고 비도핑된(undoped) 다결정실리콘를 도포한 후 CMP에 의하여 상기 다결정 실리콘를 평탄화 하는 단계; 및 새로운 핸들웨이퍼와 실리콘 직적접합 방법에 의하여 접합한 후 핸들웨이퍼 위에 있는 이미 공정이 완료된 웨이퍼를 선택적 습식식각 및 CMP을 사용하여 상기 N
- 컬렉터 박막과 P
+ 박막이 노출되도록 평탄화한 후 이 기판위에 실리콘게르마늄을 비선택적으로 도포하는 단계로 구성되는 것을 특징으로 하여, 통상의 LOCOS나 트렌치 소자격리 같은 공정을 전혀 사용하지 않으면서 동시에 실리콘게르마늄 쌍극자 트랜지스터 아래 부분에 두꺼운 산화막을 매몰하여 고주파 대역에서 전송선의 전송 손실이나 커플링 효과가 대폭 감소되는 효과가 있는 속도 특성이 우수한 실리콘게르마늄 쌍극자 트랜지스터 제작 방법을 제공한다.

公开(公告)号：KR1019990026227A

公开(公告)日：1999-04-15

申请号：KR1019970048279

申请日：1997-09-23

Applicant: 한국전자통신연구원

Inventor： 조덕호 ,  이수민 ,  한태현 ,  염병렬

IPC: H01L29/70

Abstract: 본 발명은 쌍극자 트랜지스터 및 그 제조방법에 관한 것이다. 쌍극자 트랜지스터의 익스트린직 베이스영역 형성시 고농도의 얇은 베이스 박막을 만들기 위해 불순물이 첨가되는 단결정 박막 성장법을 이용하고 있다. 단결정 박막 성장법을 이용하는 종래 쌍극자 트랜지스터 제조 방법에서는 필드 산화막을 형성하여 액티브영역과 필드영역을 정의한 후에 웨이퍼 전면에 단결정 박막을 성장시키게 되는데, 이때 실리콘 기판이 노출된 액티브영역상에는 단결정 박막이 성장되고, 필드 산화막상에는 다결정 박막이 성장된다. 그러나, 박막은 노출된 실리콘 기판에만 선택적으로 성장되는 특성이 있기 때문에 웨이퍼 전면에 균일한 두께의 박막을 얻기 어려울 뿐만 아니라 필드 산화막상에 박막 성장이 어려워 양질의 베이스 박막을 얻을수 없다. 따라서, 본 발명은 익스트린직 베이스영역이 형성될 실리콘 기판에는 필드 산화막이 형성되지 않도록하고, 익스트린직 베이스영역이 형성될 실리콘 기판내에 산소주입으로 산화막을 형성시켜 산화막 윗부분이 실리콘 기판의 일부가 되게하여 베이스 형성용 단결정 박막이 액티브영역과 익스트린직 베이스영역에 모두 성장되도록 하므로써, 양질의 베이스 박막을 얻을 수 있고, 익스트린직 베이스영역이 산화막 상에 형성되기 때문에 접합 용량을 작게할 수 있으며, 익스트린직 베이스영역에 이온 주입된 불순물이 컬렉터 박막쪽으로 과대하게 확산되는 것을 막을 수 있다.

公开(公告)号：KR100150488B1

公开(公告)日：1998-12-01

申请号：KR1019940032663

申请日：1994-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  조덕호 ,  한태현 ,  이성현 ,  염병렬 ,  강진영

IPC: H01L21/28

Abstract: 본 발명은 컴퓨터나 통신기기 등의 차세대 고속 정보처리 시스템에 널리 이용되고 있는 고속 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 특히 콜렉터 전극인 매몰층을 저항이 매우 낮은 금속 실리사이드 박막으로 형성하는 쌍극자 트랜지스터용 콜렉터 제조방법에 관한 것이다.
구체적으로 상술한 바와같이 구성된 본 발명은 서브콜렉터를 저항이 매우 낮은 금속성 박막을 이용함으로써 콜렉터 기생저항을 극소화시켜 초고주파 응답특성이 매우 우수한 쌍극자 트랜지스터의 제작을 가능하게 하였고, 또한, 실리콘 콜렉터를 기존의 LOCOS방법이 아닌 식각에 의하여 정의하고 절연막을 형성함으로써, 소자의 크기를 줄여 집적도를 크게 증가시킬 수 있는 쌍극자 트랜지스터용 콜렉터의 제조가 가능하게 되었다.
상기와 같은 결과로 인하여 고속 정보처리 및 저전력을 요하는 고속 컴퓨터 및 통신기기 등 정보처리 시스템에서 실리콘 쌍극자 트랜지스터의 한계를 대폭 확장시켜서 실리콘 쌍극자 트랜지스터의 응용범위가 화합물 고속소자의 영역까지 확장하게 되었다.

公开(公告)号：KR100148602B1

公开(公告)日：1998-12-01

申请号：KR1019940030900

申请日：1994-11-23

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  강진영

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/32 ,  H01L21/76202

Abstract: 본 발명은 반도체 장치에서 각 트랜지스터내의 활성영역과 필드영역을 격리(isolation)시키는 방법에 관한 것으로서, 특히 저심도랑(shallow trench)을 이용하여 LOCOS(Local Oxidation of Silicon)의 버즈-빅(Bird's Beak)을 제거한 소자격리 방법에 관한 것이다.
본 발명의 제1 실시예에 따르면, 소자의 활성영역이 측면질화막 패턴에 의한 절연막으로 채워진 도랑(insulator-filled trench) 을 이용하여 격리된다.
본 발명의 제2 실시예에 의하면, 트랜치 식각(trench etching) 공정에 의한 트랜치 패턴에 의해 버즈-빅이 없이 필드영역을 격리시킬 수 있다.

公开(公告)号：KR1019980047252A

公开(公告)日：1998-09-15

申请号：KR1019960065728

申请日：1996-12-14

Applicant: 한국전자통신연구원 ,  삼진컴퓨터 주식회사 ,  기륭전자 주식회사

Inventor： 염병렬 ,  이수민 ,  조덕호 ,  한태현

IPC: H01L21/30

Abstract: 본 발명은 다이아몬드 박막을 사용한 이종접합 반도체 기판 및 그 제조방법에 관한 것으로, 다이아몬드박막이 반도체기판위에 있는 구조나, 추가적으로 다이아몬드박막위에 반도체박막이 있는 구조거나, 더 나아가 능동소자영역이 다이아몬드박막으로 격리되고 필드영역이 다이아몬드로 되어 있는 형태의 기판 구조를 갖는 이종접합 반도체 기판 및 그 제조방법에 관한 것이다.