公开(公告)号：KR100275539B1

公开(公告)日：2000-12-15

申请号：KR1019970051813

申请日：1997-10-09

Applicant: 한국전자통신연구원

Inventor： 염병렬 ,  한태현 ,  조덕호 ,  이수민

IPC: H01L29/70

Abstract: PURPOSE: A self-aligned bipolar transistor device and a method for manufacturing the same are provided to increase an operating speed of a device by reducing a component of a parasitic resistance. CONSTITUTION: A conductive buried collector(2) is formed locally on a semiconductor substrate(1). The first insulating layer, the second insulating layer, and a conductive base thin film(12,12a) are laminated sequentially on the conductive buried collector(2). The conductive buried collector(2) is exposed from a device active region defined on the conductive buried collector(2). A single crystal semiconductor field thin film is formed on a field region. The first insulating layer is formed at the first insulating layer, the second insulating layer, and a sidewall of the conductive base electrode thin film(11). A signal crystal collector thin film is formed on the exposed buried collector(2). A conductive base thin film is formed on the conductive base electrode thin film(11). The third insulating layer and the fourth insulating layer are formed on the conductive base electrode thin film(11). The third insulating layer and the fourth insulating layer are patterned. A conductive emitter thin film(15) is formed on the exposed base thin film(12,12a). The fifth insulating layer is applied thereon.

Abstract translation: 目的：提供自对准双极晶体管器件及其制造方法，以通过减小寄生电阻的分量来提高器件的工作速度。 构成：在半导体衬底（1）上局部形成导电性埋地集电体（2）。 第一绝缘层，第二绝缘层和导电基底薄膜（12,12a）依次层叠在导电性埋地集电体（2）上。 导电性埋地集电体（2）从限定在导电性埋地集电体（2）上的器件有源区域露出。 在场区域上形成单晶半导体场薄膜。 第一绝缘层形成在第一绝缘层，第二绝缘层和导电基极电极薄膜（11）的侧壁上。 在暴露的埋地集电体（2）上形成信号晶体集电极薄膜。 导电性基底薄膜形成在导电性基底电极薄膜（11）上。 第三绝缘层和第四绝缘层形成在导电性基底电极薄膜（11）上。 图案化第三绝缘层和第四绝缘层。 在暴露的基底薄膜（12,12a）上形成导电发射体薄膜（15）。 第五绝缘层被施加在其上。

公开(公告)号：KR1019990026266A

公开(公告)日：1999-04-15

申请号：KR1019970048320

申请日：1997-09-23

Applicant: 한국전자통신연구원

Inventor： 조덕호 ,  이수민 ,  염병렬 ,  한태현

IPC: H01L29/70

Abstract: 본 발명은 초자기정렬 쌍극자 트랜지스터 장치 및 그 제조방법에 관한 것으로서, 소자격리 및 국부열산화막을 이용한 컬렉터-베이스 격리 공정 등을 제거하여 소자를 보다 더 고집적화시키고, 규소산화막 및 다결정 규소박막을 기계화학적 연마공정을 이용하여 공정을 보다 더 간단화하며, 규소산화막상에 일부 노출된 소자 활성영역 위에 규소/규소게르마늄결정박막을 성장시 박막의 두께 및 불순물 등의 불균일성이 발생하는 문제를 규소/규소게르마늄 이종접합 베이스 박막을 실리콘 기판상에서 성장되도록 함으로써, 소자공정의 신뢰성이 향상되고, 베이스 및 에미터 전극용 다결정 규소 증착시 인시튜로 불순물을 도핑시켜 불순물농도를 증가시키며 그 위에 금속실리사이드 박막을 형성시켜 전극의 기생저항 성분을 최소화시켜 소자의 속도를 개� ��하는 효과를 가진다.

公开(公告)号：KR100137574B1

公开(公告)日：1998-06-01

申请号：KR1019940033483

申请日：1994-12-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  한태현 ,  이수민 ,  조덕호 ,  이성현 ,  강진영

IPC: H01L21/328

Abstract: 본 발명은 고속정보처리 및 저전력을 요하는 컴퓨터용 디지탈집적회로와 고주파 대역의 통신기기 및 정보처리시스템 유용한 초자기정렬 수직구조 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
본 발명은 간단한 사진식각공정(photolithograph)을 이용하여 활성영역을 격리함으로써 집적도 저하 및 소자성능 열화의 요인인 트렌치 격리(trench isolation) 공정을 배제하였으며, 에미터, 베이스 및 컬렉터 영역을 수직구조로 초자기정렬함으로써, 상하향동작모드가 가능하다.
또한, 사진식각에 의해 패터닝된 다수의 박막들을 이용하여 기판과 배선전극간의 절연막 두께를 임의로 조절할 수 있다.
그 결과, 집적도를 개선하고, 기생용량을 현저하게 줄일 수 있으며, 제작공정을 크게 단순화시켜 공정의 재현성과 생산성을 증가시킬 수 있다.

公开(公告)号：KR100137571B1

公开(公告)日：1998-06-01

申请号：KR1019940033902

申请日：1994-12-13

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이성현 ,  조덕호 ,  한태현 ,  이수민 ,  염병렬 ,  강진영

IPC: H01L21/328

Abstract: 본 발명은 에미터가 콜렉터보다 아래에 있는 쌍극자 트랜지스터에서 선택적 결정성장방법으로 베이스층을 형성하여 자기정렬 구조를 만들고, 에미터층으로서 규소다결정막을 증착하고 순차적으로 금속성 박막층을 증착하여 기계화 연마로 평탄화 시킨후, 기판에 직접 접합(direct bonding)시켜 에미터-베이스 접합면적을 최소화하고 얕은 접합계면을 형성시켜 전류이득 극대화를 이루며 베이스 전달시간이 감소하고 에미터 접합층의 측면저항을 최소화시킴으로써 고속 및 고주파 특성 등의 트랜지스터 성능 향상을 얻을 수 있다.

公开(公告)号：KR1019970056556A

公开(公告)日：1997-07-31

申请号：KR1019950052692

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이수민 ,  한태현 ,  조덕호 ,  염병렬 ,  편광의

IPC: H04M1/24

Abstract: 본 발명은 전화망을 공용하는 다른 이용자에게 누화나 과부하 등의 영향을 주지 않기 위해서 전화망에 접속하여 사용하는 단말장치의 통화이외의 송출전력 레벨을 측정하는 장치에 관한 것으로, 평균레벨 및 최대레벨 측정을 위한 적분시간을 임의의 시간과 고정된 시간으로 나누어서 정하는 클럭주파수 선택부와 타이밍 발생회로; 상기 타이밍 발생회로에서 발생된 시간의 정수배로 적분 시작 시간을 계속 지연시켜 가면서 상기 적분시간동안 제곱화된 신호를 병렬 적분 처리하는 N개 병렬 적분기; 상기 N개 병렬 적분기를 통해 출력된 적분값을 시간축 상에 나란히 배열하는 아날로그 멀티 플렉서; 및 상기 아날로그 멀티플렉서에 의해 처리된 신호에서 가장 큰 레벨값을 갖는 신호 성분을 검출하는 첨두치 검출회로로 포함하는 것을 특징으로 하여, 종래의 송출전력레벨 측정장치에 비해 오차를 크게 줄일 수 있는 효과가 있다.

公开(公告)号：KR1019970054345A

公开(公告)日：1997-07-31

申请号：KR1019950052694

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

Abstract: 본 발명은 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터와 그 제조방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉터를 형성시키는 제1과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제2과정과, 측면부분에 절연막을 형성시키는 제3과정과, 정의된 활성영역에만 컬렉터용 전도성 반도체 박막을 증착시키는 제4과정과, 다중층 구조의 베이스용 전도성 반도체 소정개수의 층의 박막을 증착시키는 제5과정과, 베이스 전극을 증착시키고 패터닝시키는 제6과정과, 측면 절연막을 형성시키는 제7과정 및 에미터용 전도성 반도체 박막과 에미터 전극용 전도성 반도체 박막을 자기정렬시켜 증착시키는 제8과정을 포함하여, 초자기정렬 상하 양방향 동작성 직구조를 갖게하는 데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 규소/규소 게르마늄 이종접합의 박막 구조를 사용하여 증가시키는 동시에 소자의 기생용량 및 기생저항을 최소화하고 더 나아가 소자크기를 감소시킴으로써 고속화 고잡적화 그리고 저전력화를 이룰 수 있으며, 고속소자인 경우에 컬렉터의 두께가 작아짐에 따라 커렉터－베이스 컬렉터－에미터 항복전압의 감소효과를 최소화하며, 공정을 간단화함으로써 공정수가 줄어들어 소자의 생산성 향상을 도모할 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1019970054344A

公开(公告)日：1997-07-31

申请号：KR1019950052693

申请日：1995-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 염병렬 ,  조덕호 ,  한태현 ,  이수민 ,  편광의

IPC: H01L29/70

Abstract: 본 발명은 폴리사이드 베이스 전극과 선택적 박막 성장법을 사용한 초자기정렬 바이폴러 트랜지스터 장치 및 제조방법에 관한 것으로서, 그 특징은 바이폴러 트랜지스터의 제조방법에 있어서, 반도체 기판에 전도성 매몰 컬렉트를 형성시키는 제1과정과, 절연막과 베이스 전극용 전도성 반도체 박막을 패터닝하는 제2과정과, 정의된 활성영역에만 컬렉터용 전도성 반도체 박막을 증착시키는 제3과정과, 측면부분에 전도성 반도체 박막을 형성시키는 제4과정과, 다중층 구조의 베이스용 전도성 반도체 소정개수의 층의 박막을 증착시키는 제5과정과, 베이스 전극을 증착시키고 패터닝시키는 제6과정과, 측면 절연막을 형성시키는 제7과정 및 에미터용 전도성 반도체 박막과 에미터 전극용 전도성 반도체 박막을 자기정렬시켜 증착시키는 제8과정을 포함하 여, 초자기정렬 상하 양방향 동작성 수직 구조를 갖게 하는 데에 있으므로, 본 발명은 바이폴러 트랜지스터의 동작속도를 이종접합의 박막 구조를 사용하여 증가시키는 동시에 소자의 기생용량 및 기생저항을 최소화하고 더 나아가 소자크기를 감소시킴으로써 보다 더 고속화 고잡적화 그리고 저전력화를 이룰 수 있으며, 공정을 간단화함으로써 공정수가 줄어들어 소자의 생산성향상을 도모할 수 있다는 데에 그 효과가 있다.

公开(公告)号：KR1019970004430B1

公开(公告)日：1997-03-27

申请号：KR1019930028269

申请日：1993-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 한태현 ,  염병렬 ,  이수민 ,  조덕호 ,  이성현 ,  권오준

IPC: H01L21/331 ,  H01L29/73

Abstract: A method of fabricating a bipolar transistor using selective growth includes the first step of forming a highly doped sub-collector 1 on a silicon substrate, forming a collector thin film 2 thereon and heat-treating a collector region 5, the second steps of forming a base thin film 6 and emitter thin film 7 on the substrate, sequentially forming a buffer insulating layer 8 and oxidation blocking insulating layer 7, and sequentially etching the insulating layers 8 and 9 and emitter thin film 7 to leave the base thin film 6, the third step of forming a side insulating layer 10 on both sides of the emitter thin film 7, selectively forming a thin film 11 for the base electrode on the exposed base thin film 6 and forming a photoresist pattern 12 for defining the base electrode, the fourth step of removing a portion other than a thin film 13 for the base electrode and base thin film 14 using the photoresist pattern 12 as a mask, the fifth step of removing the photoresist pattern 12, selectively oxidizing the thin film 13 for the base electrode to form oxide layers 15 and 16, diffusing impurities from the emitter thin film 7 and thin film 17 for the base electrode through heat treatment to form an emitter-base junction 19 and nonactive base region 18, and the sixth step of selectively removing the oxidation blocking insulating layer 9 by self-alignment, removing the buffer insulating layer 8 and forming a metal thin film 20 on the base thin film 17 and collector 21.

Abstract translation: 使用选择性生长制造双极晶体管的方法包括在硅衬底上形成高掺杂子集电极1的第一步骤，在其上形成集电极薄膜2并热处理集电极区域5，第二步骤形成 基底薄膜6和发射极薄膜7，依次形成缓冲绝缘层8和氧化阻挡绝缘层7，并依次蚀刻绝缘层8,9和发射极薄膜7以离开基底薄膜6， 在发射极薄膜7的两侧形成侧绝缘层10的第三步骤，在露出的基底薄膜6上选择性地形成用于基底电极的薄膜11，并形成用于限定基极的光刻胶图案12，第四步骤 使用光致抗蚀剂图案12作为掩模去除除了用于基底电极和基底薄膜14的薄膜13之外的部分的步骤，除去光致抗蚀剂图案12的第五步骤 对基极的薄膜13进行氧化以形成氧化物层15和16，通过热处理从发射极薄膜7和基极薄膜17扩散杂质，以形成发射极 - 基极结19和非活性碱性区18 以及通过自对准选择性去除氧化阻挡绝缘层9的第六步骤，去除缓冲绝缘层8并在基底薄膜17和集电体21上形成金属薄膜20。

公开(公告)号：KR1019960016826B1

公开(公告)日：1996-12-21

申请号：KR1019930026790

申请日：1993-12-08

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 조덕호 ,  한태현 ,  이수민 ,  염병렬 ,  권오준

IPC: H01L21/302

Abstract: forming a silicon substrate(10) where structures with different pattern sizes are formed; depositing a CVD SiO2 film(12) after depositing a polysilicon film(11) on the silicon substrate(10); leaving the CVD SiO2 film(12) on the bottom and side wall by polishing the CVD SiO2 film(12) revealed on top of a trench pattern; etching the revealed polysilicon film(11) to leave the polysilicon film and the CVD SiO2 film on the trench side wall; and planarizing the etched polysilicon film by mechanical and chemical polishing method after forming a polysilicon spike(13).

Abstract translation: 形成其中形成具有不同图案尺寸的结构的硅衬底（10） 在硅衬底（10）上沉积多晶硅膜（11）之后沉积CVD SiO 2膜（12）; 通过抛光在沟槽图案顶部上显示的CVD SiO 2膜（12），将CVD SiO 2膜（12）留在底壁和侧壁上; 蚀刻显露的多晶硅膜（11），以留下沟槽侧壁上的多晶硅膜和CVD SiO 2膜; 以及在形成多晶硅尖峰（13）之后通过机械和化学抛光方法平坦化蚀刻的多晶硅膜。

公开(公告)号：KR1019960014447B1

公开(公告)日：1996-10-15

申请号：KR1019930026303

申请日：1993-12-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 한태현 ,  이수민 ,  조덕호 ,  염병렬 ,  권오준

IPC: H01L21/76

Abstract: (A) removing a LPCVD oxide film(5), a nitrided film(4) and an oxide film(3) on a region(6); (B) forming a trench by etching a substrate on the region(6) selectively, and forming a first oxide film(8) on the trench; (C) forming a mask oxide film(10) by etching the LPCVD oxide film(5); (D) forming a second oxide film(11); (E) removing the second oxide film(11) on the bottom(12) of the trench and the exposed nitrided film(4) of a region(14); (F) grounding the substrate by forming p+ region(16) after filling the trench with Boron-doped polysilicone(15); (G) obtaining a wafer surface(17) of flattening polysilicone by etching the oxide film(13) on the nitrided film(4); (H) defining an active region by using a photoresist film(18); (I) forming an thermal oxide film(20) by etching the exposed nitrided film(4).

Abstract translation: （A）在区域（6）上去除LPCVD氧化膜（5），氮化膜（4）和氧化膜（3）; （B）选择性地蚀刻所述区域（6）上的衬底形成沟槽，以及在所述沟槽上形成第一氧化膜（8）; （C）通过蚀刻LPCVD氧化膜（5）形成掩模氧化膜（10）; （D）形成第二氧化膜（11）; （E）去除所述沟槽的底部（12）上的所述第二氧化物膜（11）和所述暴露的区域（14）的氮化膜（4）; （F）通过在硼掺杂多硅氧烷（15）填充沟槽之后形成p +区域（16）使衬底接地; （G）通过蚀刻氮化膜（4）上的氧化膜（13）来获得平坦化的聚硅氧烷的晶片表面（17）; （H）通过使用光致抗蚀剂膜（18）限定有源区域; （I）通过蚀刻暴露的氮化膜（4）形成热氧化膜（20）。