公开(公告)号：DE112019001526B4

公开(公告)日：2022-06-09

申请号：DE112019001526

申请日：2019-05-13

Applicant: IBM

Inventor： GUPTA LOKESH ,  BORLICK MATTHEW ,  ANDERSON KYLER ,  ASH KEVIN JOHN

IPC: G06F12/0808

Abstract: Computerprogrammprodukt, um Spuren aus einem Cache (110) in einen Speicher (104) herabzustufen, wobei das Computerprogrammprodukt ein durch einen Computer lesbares Speichermedium aufweist, in dem durch einen Computer (100) lesbarer Programmcode realisiert ist, der, wenn er ausgeführt wird, Operationen durchführt, wobei die Operationen aufweisen:Bereitstellen (516) eines ersten Machine-Learning-Moduls (1321), das als Eingabe eine erste Bereinigungsspur zur Entfernung aus dem Cache empfängt, die durch einen ersten Cache-Bereinigungsalgorithmus (1301) bestimmt wird, und ein erstes Vertrauensniveau ausgibt, das eine Wahrscheinlichkeit angibt, dass der erste Cache-Bereinigungsalgorithmus eine Cache-Lesetrefferrate optimiert;Bereitstellen (518) eines zweiten Machine-Learning-Moduls (1322), das als Eingabe eine zweite Bereinigungsspur zur Entfernung aus dem Cache empfängt, die durch einen zweiten Cache-Bereinigungsalgorithmus (1302) bestimmt wird, und ein zweites Vertrauensniveau ausgibt, das eine Wahrscheinlichkeit angibt, dass der zweite Cache-Bereinigungsalgorithmus die Cache-Lesetrefferrate optimiert, wobei der erste und der zweite Cache-Bereinigungsalgorithmus unterschiedliche Bereinigungsschemata verwenden;Festlegen (602) eines geänderten ersten Vertrauensniveaus auf der Grundlage von ersten Informationen über eine vorgegebene Spur;Festlegen (604) eines geänderten zweiten Vertrauensniveaus auf der Grundlage von zweiten Informationen über die vorgegebene Spur;Nachtrainieren (606) des ersten Machine-Learning-Moduls, um das geänderte erste Vertrauensniveau für die vorgegebene Spur zu erzeugen; undNachtrainieren (608) des zweiten Machine-Learning-Moduls, um das geänderte zweite Vertrauensniveau für die vorgegebene Spur zu erzeugen.

公开(公告)号：DE112019003255T5

公开(公告)日：2021-03-18

申请号：DE112019003255

申请日：2019-09-30

Applicant: IBM

Inventor： GUPTA LOKESH ,  ANDERSON KYLER ,  ASH KEVIN JOHN ,  BORLICK MATTHEW

IPC: G06F12/08

Abstract: Ein Maschinenlernmodul empfängt Eingaben, die Attribute eines Speicher-Controllers aufweisen, von dem Maschinenlernmodul, wobei sich die Attribute auf Leistungsparameter zum Ausführen von Bereitstellungen und Auslagerungen in dem Speicher-Controller auswirken. In Reaktion auf ein Ereignis generiert das Maschinenlernmodul mittels Vorwärtspropagierung einen Ausgabewert, der angibt, ob Lücken in einer Spur eines Caches aufgefüllt werden sollen, indem Daten für den Cache vor einem Auslagern der Spur bereitgestellt werden. Eine Fehlerspanne wird auf Grundlage eines Vergleichens des generierten Ausgabewerts mit einem erwarteten Ausgabewert berechnet, wobei der erwartete Ausgabewert aus einer Angabe generiert wird, ob es richtig ist, Lücken in einer Spur des Caches aufzufüllen, indem Daten für den Cache vor einem Auslagern der Spur bereitgestellt werden. Eine Anpassung von Gewichtungen von Verbindungen wird vorgenommen, die Knoten der Mehrzahl von Schichten mittels Rückpropagierung verbinden, um die Fehlerspanne zu verkleinern.

公开(公告)号：DE112019001863T5

公开(公告)日：2020-12-31

申请号：DE112019001863

申请日：2019-04-01

Applicant: IBM

Inventor： GUPTA LOKESH ,  BORLICK MATTHEW ,  ASH KEVIN JOHN

IPC: G06F12/0806

Abstract: Es wird ein Computerprogrammprodukt, System und Verfahren bereitgestellt, um mittels Spursperren und Schrittweitengruppensperren Cacheoperationen zu verwalten. Eine Gruppe von Spuren von den Speichereinheiten wird in einem Cache gespeichert. Exklusive Spursperren für Spuren in der Gruppe im Cache werden für Schreibvorgänge auf die Spuren in der Gruppe im Cache gewährt, wobei exklusive Spursperren gleichzeitig für Schreibvorgänge auf verschiedene Spuren im Cache vorgehalten werden können. Eine exklusive Gruppensperre für die Gruppe von Spuren im Cache wird gewährt, um die Spuren in der Gruppe aus dem Cache in die Speichereinheiten auszulagern. Die exklusive Gruppensperre wird aufgehoben, wenn das Auslagern der Spuren in der Gruppe im Cache in die Speichereinheiten ausgeführt ist.

公开(公告)号：DE112019001526T5

公开(公告)日：2020-12-10

申请号：DE112019001526

申请日：2019-05-13

Applicant: IBM

Inventor： GUPTA LOKESH ,  BORLICK MATTHEW ,  ANDERSON KYLER ,  ASH KEVIN JOHN

IPC: G06F12/0808

Abstract: Ein Machine-Learning-Modul wählt einen von mehreren Cache-Bereinigungsalgorithmen aus, der zum Entfernen einer Spur aus dem Cache verwendet werden soll. Ein erster Cache-Bereinigungsalgorithmus legt Spuren fest, die aus dem Cache entfernt werden sollen. Ein zweiter Cache-Bereinigungsalgorithmus legt aus dem Cache zu entfernende Spuren fest, wobei der erste und der zweite Cache-Bereinigungsalgorithmus unterschiedliche Bereinigungsschemata verwenden. Mindestens ein Machine-Learning-Modul wird ausgeführt, um eine Ausgabe zu erzeugen, die einen Cache-Bereinigungsalgorithmus des ersten Cache-Bereinigungsalgorithmus und des zweiten Cache-Bereinigungsalgorithmus angibt, der zur Auswahl einer aus dem Cache zu entfernenden Spur verwendet werden soll. Eine Spur wird entfernt, die von einem Cache-Bereinigungsalgorithmus des ersten und des zweiten Cache-Bereinigungsalgorithmus ausgewählt wird, der in der Ausgabe aus dem mindestens einen Machine-Learning-Modul angegeben wird.

公开(公告)号：DE112019000992T5

公开(公告)日：2020-12-03

申请号：DE112019000992

申请日：2019-02-15

Applicant: IBM

Inventor： BORLICK MATTHEW ,  GUPTA LOKESH ,  ASH KEVIN JOHN ,  NIELSEN KARL ALLEN

IPC: G06F11/08

Abstract: Bei einer Ausführungsform werden virtuelle Speicherlaufwerke so zu RAID-Arrays zugeordnet, dass keine zwei virtuellen Speicherlaufwerke eines RAID-Arrays demselben physischen Speicherlaufwerk zugeordnet sind. Bei einem weiteren Aspekt sind Fehlerbehandlungsroutinen auf virtuelle Speicherlaufwerke beschränkt, die durch einen Fehler in einem physischen Speicherlaufwerk betroffen sind, sodass durch den Fehler nicht betroffene virtuelle Speicherlaufwerke des physischen Speicherlaufwerks umgangen werden. Bei noch einen weiteren Aspekt können Cachespeicheroperationen auf ein virtuelles Zielspeicherlaufwerk in Abhängigkeit von sowohl einem Grenzwert, der für Cachespeicheroperationen gilt, die auf das RAID-Array gerichtet sind, dem das virtuelles Speicherlaufwerk zugeordnet ist, als auch einem separaten Grenzwert bei Cachespeicheroperationen gedrosselt werden, die auf eine Gruppe virtueller Speicherlaufwerke gerichtet sind, die demselben physischen Speicherlaufwerk als virtuelles Zielspeicherlaufwerk zugeordnet sind. Je nach dem betreffenden Anwendungsfall können andere Merkmale und Aspekte realisiert werden.

公开(公告)号：GB2500457B

公开(公告)日：2014-04-16

申请号：GB201300444

申请日：2013-01-10

Applicant: IBM

Inventor： GUPTA LOKESH MOHAN ,  BENHASE MICHAEL THOMAS ,  ASH KEVIN JOHN

IPC: G06F12/08 ,  G06F17/30

Abstract: A determination is made of a track to demote from the first cache to the second cache, wherein the track in the first cache corresponds to a track in the storage system and is comprised of a plurality of sectors. In response to determining that the second cache includes a the stale version of the track being demoted from the first cache, a determination is made as to whether the stale version of the track includes track sectors not included in the track being demoted from the first cache. The sectors from the track demoted from the first cache are combined with sectors from the stale version of the track not included in the track being demoted from the first cache into a new version of the track. The new version of the track is written to the second cache.

公开(公告)号：DE3876459T2

公开(公告)日：1993-06-09

申请号：DE3876459

申请日：1988-01-22

Applicant: IBM

Inventor： ASH KEVIN JOHN ,  DERENBURGER JACK HARVEY ,  PARSONS RAYMOND LONNIE

IPC: G01R31/28 ,  G06F11/00 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02 ,  G11C29/10 ,  G11C29/18 ,  G11C29/42

Abstract: A memory may contain a large number of bytes of data perhaps as many as 256 megabytes in a typical large memory structure. An error correcting code algorithm may be used to identify failing memory modules in a memory system. In a particular embodiment, a number of spares may be provided on each memory card allowing a predetermined number of defective array modules to be replaced in a storage word. With double bit correction provided by the error correcting code logic, a number of bits can be corrected on a card or a larger number of bits can be corrected on a card pair, where the larger number of bits is somewhat less than double the number of bits which can be corrected on a single card. The address test in accordance with the present invention then produces a pattern that will create a difference greater than that larger number of bits between the data stored in a storage location under test and any address that could be accessed by an address line failure. The method according to the present invention predicts the effect of an address line failure external to the array modules and internal to a card pair and then tests to see if a failure has occurred. The address test does not declare an address failure until a predetermined number of bit failures on a card is found. The test is valid for single and multiple address line failures. Since only one address bit is changed for each path through the test other failing address lines will not be detected until the path with those failing address bits are tested. Thus, even with multiple address line failure the two addresses that are stored to and fetched from are the only one address bit apart.

公开(公告)号：AU1035688A

公开(公告)日：1988-08-18

申请号：AU1035688

申请日：1988-01-18

Applicant: IBM

Inventor： ASH KEVIN JOHN ,  DERENBURGER JACK HARVEY ,  PARSONS RAYMOND LONNIE

IPC: G01R31/28 ,  G06F11/00 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02 ,  G11C29/10 ,  G11C29/18 ,  G11C29/42

Abstract: A memory may contain a large number of bytes of data perhaps as many as 256 megabytes in a typical large memory structure. An error correcting code algorithm may be used to identify failing memory modules in a memory system. In a particular embodiment, a number of spares may be provided on each memory card allowing a predetermined number of defective array modules to be replaced in a storage word. With double bit correction provided by the error correcting code logic, a number of bits can be corrected on a card or a larger number of bits can be corrected on a card pair, where the larger number of bits is somewhat less than double the number of bits which can be corrected on a single card. The address test in accordance with the present invention then produces a pattern that will create a difference greater than that larger number of bits between the data stored in a storage location under test and any address that could be accessed by an address line failure. The method according to the present invention predicts the effect of an address line failure external to the array modules and internal to a card pair and then tests to see if a failure has occurred. The address test does not declare an address failure until a predetermined number of bit failures on a card is found. The test is valid for single and multiple address line failures. Since only one address bit is changed for each path through the test other failing address lines will not be detected until the path with those failing address bits are tested. Thus, even with multiple address line failure the two addresses that are stored to and fetched from are the only one address bit apart.

公开(公告)号：DE112011100564B4

公开(公告)日：2021-08-26

申请号：DE112011100564

申请日：2011-01-07

Applicant: IBM

Inventor： PLETKA ROMAN ,  ELEFTHERIOU EVANGELOS ,  HAAS ROBERT ,  HU XIAO-YU ,  HSU YU-CHENG ,  GUPTA LOKESH MOHAN ,  HYDE II JOSEPH SMITH ,  BEN-HASE MICHAEL THOMAS ,  SANCHEZ ALFRED EMILIO ,  ASH KEVIN JOHN

IPC: G06F12/08

Abstract: Vorrichtung für das Einfügen eines Flash-basierten Caches in ein Speichersystem (200), wobei die Vorrichtung Folgendes umfasst:ein Eingabe-/Ausgabe(E/A)-Gehäuse (202a-n) mit einer Vielzahl von Steckplätzen für die Aufnahme von Hostadapters (208a-n) und Einheitenadapters (210a-n);einen Hostadapter, der in einem ersten Steckplatz des E/A-Gehäuses so eingesetzt ist, dass sich der Hostadapter in einem Innenraum des E/A-Gehäuses befindet, wobei der Hostadapter konfiguriert ist, um einen Host (204a-n) mit dem E/A-Gehäuse zu verbinden;einen Einheitenadapter (210a-n), der in einem zweiten Steckplatz des E/A-Gehäuses so eingesetzt ist, dass sich der Einheitenadapter in dem Innenraum des E/A-Gehäuses befindet, wobei der Einheitenadapter konfiguriert ist, um eine Speichereinheit (206a-n) mit dem E/A-Gehäuse zu verbinden;eine Flash-basierte Caching-Einheit („Flash-Cache“) (220an), die in einem dritten Steckplatz des E/A-Gehäuses so eingesetzt ist, dass sich der Flash-Cache in dem Innenraum des E/A-Gehäuses befindet, wobei der Flash-Cache einen Flash-basierten Speicher umfasst, der so konfiguriert ist, dass er Daten zwischenspeichert, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäuse verarbeitet werden, wobei der Flash-Cache in Bereiche unterteilt ist, die umfassen: einen Lese-Cachebereich (304), der Daten zwischenspeichert, die Lese-Datenanforderungen zugehörig sind, einen Schreib-Cachebereich (302), der Daten zwischenspeichert, die Schreib-Datenanforderungen zugehörig sind, einen Zusatz-Lese-Cachebereich (306), der einen Cache mit Daten verwaltet, die bereits in eine Speichereinheit ausgelagert wurden, so dass die Daten aus dem Zusatz-Lese-Cachebereich abgerufen werden können, und einen Speicherbereich (308) für das Speichern von Daten, die nicht in eine Speichereinheit ausgelagert wurden, so dass die Daten aus dem Speicherbereich abgerufen werden;einen primären Prozessorkomplex (214a) außerhalb des E/A-Gehäuses, der Datenanforderungen verwaltet, welche durch das E/A-Gehäuse verarbeitet werden, wobei der primäre Prozessorkomplex mit dem Hostadapter, dem Einheitenadapter und dem Flash-Cache Daten austauscht, um die Datenanforderungen zu verwalten, wobei der primäre Prozessorkomplex einen ersten DRAM-Cache (Dynamic Random Access Memory, dynamischer Arbeitsspeicher) (216a) für das vorübergehende Zwischenspeichern von Daten umfasst, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäuse verarbeitet werden, wobei der primäre Prozessorkomplex so konfiguriert ist, dass er Daten, die in dem ersten DRAM-Cache zwischengespeichert sind, in den Flash-Cache auslagert;einen sekundären Prozessorkomplex (214b) außerhalb des E/A-Gehäuses, der als eine sekundäre Verwaltungseinheit für Datenanforderungen dient, welche durch das E/A-Gehäuse verarbeitet werden, wobei der sekundäre Prozessorkomplex mit dem Hostadapter, dem Einheitenadapter und dem Flash-Cache Daten austauscht, um als Reaktion auf einen Ausfall des primären Prozessorkomplexes Datenanforderungen zu verwalten, wobei der sekundäre Prozessorkomplex einen zweiten DRAM-Cache (216b) für das vorübergehende Zwischenspeichern von Daten umfasst, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäuse verarbeitet werden, wobei der sekundäre Prozessorkomplex so konfiguriert ist, dass er Daten, die in dem zweiten DRAM-Cache zwischengespeichert sind, in den Flash-Cache auslagert.

公开(公告)号：DE112018004138T5

公开(公告)日：2020-04-23

申请号：DE112018004138

申请日：2018-08-24

Applicant: IBM

Inventor： GUPTA LOKESH ,  ASH KEVIN JOHN ,  ANDERSON KYLER ,  KALOS MATTHEW JOSEPH

IPC: G06F12/06 ,  G06F12/00

Abstract: In Reaktion auf Empfangen eines Eingabe/Ausgabe- (E/A-) Befehls über eine Busschnittstelle wird ein Cachetreffer erzeugt. In Reaktion auf das Erzeugen des Cachetreffers wird eine Aktualisierung für eine Metadatenspur in einem Puffer gespeichert, der einer den E/A-Befehl verarbeitenden zentralen Verarbeitungseinheit (CPU) zugeordnet ist. Die Metadatenspur wird aus dem Puffer mit der im Puffer gespeicherten Aktualisierung für die Metadatenspur asynchron aktualisiert.