公开(公告)号：DE112012004989T5

公开(公告)日：2014-08-28

申请号：DE112012004989

申请日：2012-11-23

Applicant: IBM

Inventor： MONTOYE ROBERT KEVIN ,  SPERLING MICHAEL ,  REOHR WILLIAM ROBERT

IPC: G11C11/34

Abstract: Eine Speichereinheit beinhaltet eine oder mehrere Speicherzellen, wobei jede der Speicherzellen eine entsprechende Bit- und Wortleitung aufweist, die damit verbunden sind, um individuell auf die Speicherzellen zuzugreifen, wobei eine Wortleitungsschaltung mit zumindest einer Wortleitung verbunden ist und eine Bit-Leitungsschaltung mit zumindest einer Bit-Leitung verbunden ist. Die Speichereinheit beinhaltet des Weiteren zumindest eine Steuerschaltung, die mit der Bit- und Wortleitungsschaltung verbunden ist. Die Steuerschaltung ist in der Lage, über die Bit- und Wortleitungsschaltung und die Bit- und Wortleitung zu bewirken, dass Zustandsinformationen in den Speicherzellen gespeichert werden. Zumindest ein Schaltelement verbindet die Speicherzellen, die Bit- und Wortleitungsschaltung und die Steuerschaltung selektiv mit zumindest einer Stromversorgung als Funktion zumindest eines Steuersignals. Die Steuerschaltung erzeugt in einem Datenaufbewahrungsmodus ein Steuersignal zum Trennen von zumindest Abschnitten der Wortleitungs- und Bit-Leitungsschaltung von der Stromversorgung, wobei gleichzeitig Zustandsinformationen in den Speicherzellen aufbewahrt werden.

公开(公告)号：DE60320301D1

公开(公告)日：2008-05-21

申请号：DE60320301

申请日：2003-12-10

Applicant: IBM ,  INFINEON TECHNOLOGIES AG

Inventor： GOGL DIETMAR ,  SCHEUERLEIN ROY EDWIN ,  REOHR WILLIAM ROBERT

IPC: G11C11/16

Abstract: A magnetic memory circuit comprises a plurality of memory cells and a plurality of bit lines coupled to the memory cells for selectively accessing one or more of the memory cells. The memory circuit comprises at least one bit line programming circuit, configurable as a current source for generating a programming current for writing a logical state of at least one memory cell and/or a current sink for returning the programming current, and a first set of switches. The first set of switches are disabled at least during a read operation of the memory cells and at least a portion of the first set of switches are selectively enabled during a write operation of the memory cells. Each switch in the first set of switches is configured to selectively couple the at least one bit line programming circuit to a corresponding one of the bit lines in response to a first control signal. The memory circuit further comprises at least one sense amplifier and a second set of switches. The second set of switches are disabled at least during a write operation of the memory cells and at least a portion of the second set of switches are selectively enabled during a read operation of the memory cells. Each switch in the second set of switches is configured to selectively couple the at least one sense amplifier to a corresponding one of the bit lines in response to a second control signal.