公开(公告)号：DE112019000226T5

公开(公告)日：2020-08-20

申请号：DE112019000226

申请日：2019-01-07

Applicant: IBM

Inventor： OKAZAKI ATSUYA ,  ISHII MASATOSHI ,  OKAZAWA JUNKA ,  HOSOKAWA KOHJI ,  OSOGAMI TAKAYUKI

IPC: G06N3/02

Abstract: Ein neuromorpher Chip enthält synaptische Zellen, die entsprechende resistive Einheiten, Axonleitungen, Dendritenleitungen und Schalter umfassen. Die synaptischen Zellen sind mit den Axonleitungen und Dendritenleitungen zu einer Kreuzschienenanordnung verbunden. Die Axonleitungen sind so konfiguriert, dass sie Eingangsdaten empfangen und die Eingangsdaten an die synaptischen Zellen liefern. Die Dendritenleitungen sind so konfiguriert, dass sie Ausgangsdaten empfangen und die Ausgangsdaten über eine oder mehrere entsprechende Ausgangsleitungen liefern. Ein gegebener einer der Schalter ist so konfiguriert, dass er einen Eingangsanschluss mit einer oder mehreren Eingangsleitungen verbindet und seinen einen oder seine mehreren Ausgangsanschlüsse mit einer gegebenen einen oder mehreren gegebenen Axonleitungen veränderlich verbindet.

公开(公告)号：DE602004022157D1

公开(公告)日：2009-09-03

申请号：DE602004022157

申请日：2004-04-13

Applicant: IBM

Inventor： SUNAGA TOSHIO ,  HOSOKAWA KOHJI ,  MIYATAKE HISATADA

IPC: G11C11/406

Abstract: To achieve, by a simple circuit configuration, a DRAM that permits refresh current to be effectively reduced by detailedly setting refresh cycles. A memory cell array is divided into 64 subarrays, and each subarray is further divided into 8 blocks. A refresh cycle control circuit has a fuse circuit for setting a frequency dividing ratio of 1 or 1/2, a frequency divider that divides the frequency of a predecode signal by the set frequency dividing ratio, fuse circuits for setting a frequency dividing ratio of 1 or 1/4, and frequency dividers for dividing predecode signals by the set frequency dividing ratio. The refresh cycle control circuit is capable of setting a 64-ms or 128-ms refresh cycle for the 64 subarrays and a 64-ms or 256-ms refresh cycle for 512 blocks.

公开(公告)号：AT437439T

公开(公告)日：2009-08-15

申请号：AT04727148

申请日：2004-04-13

Applicant: IBM

Inventor： SUNAGA TOSHIO ,  HOSOKAWA KOHJI ,  MIYATAKE HISATADA

IPC: G11C11/406

Abstract: To achieve, by a simple circuit configuration, a DRAM that permits refresh current to be effectively reduced by detailedly setting refresh cycles. A memory cell array is divided into 64 subarrays, and each subarray is further divided into 8 blocks. A refresh cycle control circuit has a fuse circuit for setting a frequency dividing ratio of 1 or 1/2, a frequency divider that divides the frequency of a predecode signal by the set frequency dividing ratio, fuse circuits for setting a frequency dividing ratio of 1 or 1/4, and frequency dividers for dividing predecode signals by the set frequency dividing ratio. The refresh cycle control circuit is capable of setting a 64-ms or 128-ms refresh cycle for the 64 subarrays and a 64-ms or 256-ms refresh cycle for 512 blocks.