公开(公告)号：DE112019000226T5

公开(公告)日：2020-08-20

申请号：DE112019000226

申请日：2019-01-07

Applicant: IBM

Inventor： OKAZAKI ATSUYA ,  ISHII MASATOSHI ,  OKAZAWA JUNKA ,  HOSOKAWA KOHJI ,  OSOGAMI TAKAYUKI

IPC: G06N3/02

Abstract: Ein neuromorpher Chip enthält synaptische Zellen, die entsprechende resistive Einheiten, Axonleitungen, Dendritenleitungen und Schalter umfassen. Die synaptischen Zellen sind mit den Axonleitungen und Dendritenleitungen zu einer Kreuzschienenanordnung verbunden. Die Axonleitungen sind so konfiguriert, dass sie Eingangsdaten empfangen und die Eingangsdaten an die synaptischen Zellen liefern. Die Dendritenleitungen sind so konfiguriert, dass sie Ausgangsdaten empfangen und die Ausgangsdaten über eine oder mehrere entsprechende Ausgangsleitungen liefern. Ein gegebener einer der Schalter ist so konfiguriert, dass er einen Eingangsanschluss mit einer oder mehreren Eingangsleitungen verbindet und seinen einen oder seine mehreren Ausgangsanschlüsse mit einer gegebenen einen oder mehreren gegebenen Axonleitungen veränderlich verbindet.

公开(公告)号：DE112019003764T5

公开(公告)日：2021-04-15

申请号：DE112019003764

申请日：2019-10-02

Applicant: IBM

Inventor： ISHII MASATOSHI ,  HOSOKAWA KOHJI ,  OKAZAKI ATSUYA ,  IWASHINA AKIYO

IPC: G11C11/54

Abstract: Es werden eine neuromorphe Schaltung, ein Chip und ein Verfahren bereitgestellt. Die neuromorphe Schaltung enthält eine Zelle eines synaptischen Kreuzschienen-Arrays. Die Zelle des synaptischen Kreuzschienen-Arrays enthält einen komplementären Metalloxid-Halbleiter- (CMOS-) Transistor, dessen Durchlasswiderstand durch eine Gate-Spannung des CMOS-Transistors gesteuert wird, um eine Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays zu aktualisieren. Ferner enthält die neuromorphe Schaltung einen Satz Zeilenleitungen, die die Zelle des synaptischen Arrays in Reihe mit einer Mehrzahl präsynaptischer Neuronen an deren ersten Enden verbinden. Die neuromorphe Schaltung enthält auch einen Satz Spaltenleitungen, die die Zelle des synaptischen Arrays in Reihe mit einer Mehrzahl postsynaptischer Neuronen an deren zweiten Enden verbinden. Die Gate-Spannung des CMOS-Transistors wird durch Anwenden einer Ladungsteilungstechnik gesteuert, die die Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays unter Verwendung nichtüberlappender Impulse auf Steuerleitungen aktualisiert, die auf den Satz Zeilenleitungen und den Satz Spaltenleitungen ausgerichtet sind.

公开(公告)号：DE112017004156T5

公开(公告)日：2019-05-09

申请号：DE112017004156

申请日：2017-10-25

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  ISHII MASATOSHI

IPC: G06N3/04

Abstract: Eine Speicherzellenstruktur enthält eine Synapsenspeicherzelle mit mehreren Zellkomponenten, wobei jede der mehreren Zellkomponenten eine Einheitszelle enthält, mehrere Schreibleitungen, die zum Schreiben eines Synapsenzustands in die Synapsenspeicherzelle angeordnet sind, wobei jede der mehreren Schreibleitungen verwendet wird, um einen eines ersten Satz einer vorbestimmten Anzahl von Zuständen in eine entsprechende Zellkomponente zu schreiben, indem sie einen eines zweiten Satzes der vorbestimmten Anzahl von Zuständen in die Einheitszelle schreibt, die in der entsprechenden Zellkomponente enthalten ist, wobei der erste Satz von dem zweiten Satz und einer Anzahl der Einheitszellen abhängig ist, die in der entsprechenden Zellkomponente enthalten sind, und eine Leseleitung, die zum Lesen des Synapsenzustands aus der Synapsenspeicherzelle angeordnet ist, wobei die Leseleitung verwendet wird, um einen des ersten Satzes der vorbestimmten Anzahl von Zuständen aus allen der mehreren Zellkomponenten gleichzeitig zu lesen.

公开(公告)号：DE112021005846B4

公开(公告)日：2025-02-20

申请号：DE112021005846

申请日：2021-11-17

Applicant: IBM

Inventor： ISHII MASATOSHI ,  YASUDA TAKEO

IPC: G06N3/065 ,  G06N3/04 ,  G06N3/06 ,  G11C11/00

Abstract: Neuromorphe Synapsenanordnung, die aufweist:eine Vielzahl von synaptischen Anordnungszellen, die durch eine Schaltungsanordnung so verbunden sind, dass die synaptischen Anordnungszellen Reihen und Spalten einer Anordnung zugeordnet sind, wobei die synaptischen Anordnungszellen jeweils eine unipolare Synapsengewichtung haben, die Reihen jeweils mit jeweiligen Eingangsenden der synaptischen Anordnungszellen verbunden sind, die Spalten jeweils mit jeweiligen Ausgangsenden der synaptischen Anordnungszellen verbunden sind und die synaptischen Anordnungszellen, die in einer Spalte der Anordnung aufgereiht sind, als Betriebsspaltenanordnung definiert sind; undeine Anordnung von Stromspiegeln (20), wobei jeder Stromspiegel (20) ein Spiegelverhältnis von N:1 zeigt, wobei N eine Anzahl von Spalten der synaptischen Anordnungszellen ist, die jeweils mit den jeweiligen Reihen verbunden sind, so dass die Gewichtungen, die sämtlichen Stromspiegeln (20) entsprechen, auf die durchschnittlichen Gewichtungen sämtlicher synaptischer Anordnungszellen gesetzt sind, die während einer Lernphase aktualisiert werden.

公开(公告)号：DE112019003764B4

公开(公告)日：2022-04-21

申请号：DE112019003764

申请日：2019-10-02

Applicant: IBM

Inventor： ISHII MASATOSHI ,  HOSOKAWA KOHJI ,  OKAZAKI ATSUYA ,  IWASHINA AKIYO

IPC: G11C11/54 ,  G06N3/063

Abstract: Neuromorphe Schaltung, die aufweist:eine Zelle (500) eines synaptischen Kreuzschienen-Arrays (800), die einen komplementären Metalloxid-Halbleiter- (CMOS-) -Transistor T6 enthält, dessen Durchlasswiderstand durch eine Gate-Spannung des CMOS-Transistors gesteuert wird, um eine Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays zu aktualisieren;wobei die Gate-Spannung des CMOS-Transistors durch Anwenden einer Ladungsteilungstechnik gesteuert wird, die die Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays unter Verwendung nichtüberlappender Impulse auf Zellen-Steuerleitungen aktualisiert, die auf einen Satz Zeilenleitungen und einen Satz Spaltenleitungen ausgerichtet sind,wobei die Zelle des synaptischen Kreuzschienen-Arrays ein Paar in Reihe geschalteter Feldeffekt-Transistoren T1 und T2 vom p-Typ (pFETs), ein Paar nFETs T3 und T4, die untereinander und mit dem Paar pFETs in Reihe geschaltet sind, und drei Kondensatoren C1, C2 und C3 zum Aktualisieren der Gate-Spannung enthält und die Ladungsteilungstechnik zeilenweise derart angewendet wird, dass die Gate-Spannung unter Verwendung der Kondensatoren C1 und C3, die über das Paar pFETs eingestellt werden, schrittweise ansteigend aktualisiert wird, indem die nichtüberlappenden Impulse über eine Takt-Erhöhungsleitung (Wclk_i) an eine Gate-Elektrode des pFET T1 und über eine Aktualisierungs-Erhöhungsleitung (Wud_i) an eine Gate-Elektrode des pFETT2 geliefert werden, und dass die Gate-Spannung unter Verwendung der Kondensatoren C2 und C3, die über das Paar nFETs eingestellt werden, schrittweise absteigend aktualisiert wird, indem die nichtüberlappenden Impulse über eine Aktualisierungs-Verringerungsleitung (Wud_d) an eine Gate-Elektrode des nFET T3 und über eine Takt-Verringerungsleitung (Wclk_d) an eine Gate-Elektrode des nFET T4 geliefert werden.

公开(公告)号：JP2013118449A

公开(公告)日：2013-06-13

申请号：JP2011264098

申请日：2011-12-01

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation

Inventor： YAMADA GEN ,  ISHII MASATOSHI ,  MIYATAKE HISATADA

IPC: H03K5/06 ,  H03K5/1532

CPC classification number: H03K3/017 ,  H03K5/04

Abstract: PROBLEM TO BE SOLVED: To provide a pulse width stretching circuit and method which stretch a pulse width of a pulse signal without causing a glitch in a small circuit scale.SOLUTION: A pulse width stretching circuit 500 includes: a pulse delay circuit 110 that receives an input pulse signal a to output a delayed pulse signal b; and a pulse adjustment circuit 510 that is connected to the pulse delay circuit 110, and receives the input pulse signal a and the delayed pulse signal b to output an output pulse signal c having a longer pulse width than that of the input pulse signal a. The pulse adjustment circuit 510 generates a leading edge of the output pulse signal c in response to a leading edge of the input pulse signal a, keeps a state of displacement caused by the leading edge of the output pulse signal c for a period of time longer than a total time of pulse duration of both input pulse signal a and delayed pulse signal b, and generates a trailing edge of the output pulse signal c in response to a trailing edge of the delayed pulse signal b.

Abstract translation: 要解决的问题：提供一种延长脉冲信号的脉冲宽度而不会在小电路规模中产生毛刺的脉宽拉伸电路和方法。 解决方案：脉宽延伸电路500包括：脉冲延迟电路110，其接收输入脉冲信号a以输出延迟的脉冲信号b; 以及连接到脉冲延迟电路110的脉冲调整电路510，并且接收输入脉冲信号a和延迟脉冲信号b，以输出具有比输入脉冲信号a的脉冲宽度更大的脉冲宽度的输出脉冲信号c。 脉冲调整电路510响应于输入脉冲信号a的前沿产生输出脉冲信号c的前沿，将输出脉冲信号c的前沿引起的位移状态保持一段时间 比输入脉冲信号a和延迟脉冲信号b的脉冲持续时间的总时间长，并且响应于延迟脉冲信号b的后沿而产生输出脉冲信号c的后沿。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2010199178A

公开(公告)日：2010-09-09

申请号：JP2009040462

申请日：2009-02-24

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： YAMAJI SACHIYUKI ,  ISHII MASATOSHI

IPC: H01L25/065 ,  H01L23/12 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L23/49833 ,  H01L23/49827 ,  H01L23/50 ,  H01L25/105 ,  H01L2224/16225 ,  H01L2225/1023 ,  H01L2225/107 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105 ,  H01L2924/30107

Abstract: PROBLEM TO BE SOLVED: To provide a semiconductor module with reduced loop inductance, a terminal board, and a method of manufacturing the terminal board and that of the semiconductor module.
SOLUTION: A terminal board 40 has a grounding (GND) conductor 41, a power supply (VDD) conductor 42, a signal line conductor 43, and an insulator 45. An insulator 45 interposes between the GND conductor 41 and the VDD conductor 42. Likewise, an insulator 45 interposes between the GND conductor 41 and the signal line conductors 43. Close arrangement of the GND conductor 41 and the VDD conductor 42 on the terminal board 40 will enlarge mutual inductance of the GND wiring and VDD wiring, thereby enabling the loop inductance to reduce.
COPYRIGHT: (C)2010,JPO&INPIT

Abstract translation: 要解决的问题：提供具有减小的环路电感的半导体模块，端子板以及制造端子板和半导体模块的方法。 端子板40具有接地（GND）导体41，电源（VDD）导体42，信号线导体43和绝缘体45.绝缘体45插入在GND导体41和VDD之间 类似地，绝缘体45插入在GND导体41和信号线导体43之间。接地导体41和端子板40上的VDD导体42的关闭布置将增大GND布线和VDD布线的互感， 从而使环路电感减小。 版权所有（C）2010，JPO＆INPIT

公开(公告)号：JP2013118494A

公开(公告)日：2013-06-13

申请号：JP2011264819

申请日：2011-12-02

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation

Inventor： ISHII MASATOSHI ,  MIYATAKE HISATADA ,  YAMADA GEN

IPC: H03K5/06 ,  H03K5/1532

CPC classification number: H03K3/017 ,  H03K5/04

Abstract: PROBLEM TO BE SOLVED: To provide a pulse width adjustment circuit and method which reduce a leading edge delay of a pulse-width-adjusted pulse signal.SOLUTION: A pulse width adjustment circuit 300 includes: a pulse delay circuit 310 for receiving an input pulse signal a to output a plurality of different delayed pulse signals b1, b2, ...; a transmission gate 320 for receiving the input pulse signal a and controlling the passage of the input pulse signal a in response to the application of two of the plurality of different delayed pulse signals b1, b2, ...; and a pulse width setting circuit 330 connected to an output of the transmission gate 320 to set a pulse width of an output pulse signal c generated on the basis of the input pulse signal a passed through the transmission gate 320.

Abstract translation: 要解决的问题：提供一种减小脉冲宽度调整脉冲信号的前沿延迟的脉宽调整电路和方法。 脉冲宽度调整电路300包括：脉冲延迟电路310，用于接收输入脉冲信号a以输出多个不同的延迟脉冲信号b1，b2，...; 传输门320，用于接收输入脉冲信号a并响应于多个不同的延迟脉冲信号b1，b2，...中的两个的应用来控制输入脉冲信号a的通过; 以及脉冲宽度设定电路330，连接到传输门320的输出端，以设定基于通过传输门320的输入脉冲信号a产生的输出脉冲信号c的脉冲宽度。 C）2013，JPO＆INPIT

公开(公告)号：JP2002169853A

公开(公告)日：2002-06-14

申请号：JP2000363655

申请日：2000-11-29

Applicant: IBM

Inventor： ISHII MASATOSHI

IPC: G06F17/50 ,  H05K3/00

Abstract: PROBLEM TO BE SOLVED: To provide a method which estimates wiring length in a grid in order to accurately approximate the wiring dispersion of a printed circuit board where parts are temporarily arranged. SOLUTION: Nets are successively taken out to discriminate whether each route is the shortest component route or not, and the operation wherein the route is added as the shortest component route is repeated till acquisition of the shortest route (S3). The shortest component routes constituting the obtained shortest route are substituted by X and Y components, and two substituted wiring components are moved parallel in a tetragonal wiring area, which has the shortest component routes as one diagonal line and is constituted of sides parallel to the wiring direction, and are arranged dispersedly (S4). The printed circuit board is divided in grid (S5), and wiring lengths in each grid square in the X direction and the Y direction of X component and Y component belonging to the grid square are estimated (S6 and S7), and the wiring length in the grid is estimated as total value (S8).